專利名稱：數(shù)據(jù)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及共享公用存儲(chǔ)器的數(shù)字電路領(lǐng)域，尤其涉及鎖步(lockstep)裝置。
鎖步裝置應(yīng)用于要求數(shù)據(jù)處理系統(tǒng)高度可靠地進(jìn)行操作的領(lǐng)域，此處的數(shù)據(jù)處理系統(tǒng)包括諸如處理器電路這樣的數(shù)字電路(也稱為邏輯電路)。術(shù)語“鎖步”在此表示這樣一種方式，即兩個(gè)大體上相同的數(shù)字電路“并行”運(yùn)行，兩者的操作都受到監(jiān)視(例如為了提高可靠性和檢測錯(cuò)誤操作)。如果這兩個(gè)電路中一個(gè)的工作情況與另一個(gè)的有區(qū)別，則出現(xiàn)了可被檢測的錯(cuò)誤，這樣就能夠采取修復(fù)行動(dòng)。
通常把鎖步作用于與時(shí)鐘信號(hào)同步的電路。因此，此處的“同步”指同步電路中在時(shí)鐘信號(hào)的同一周期內(nèi)出現(xiàn)的事件。
“并行運(yùn)行”指每一個(gè)電路同步接收相同輸入、同步處理這些輸入，以便同樣同步產(chǎn)生相同輸出。特別是，對(duì)于通電復(fù)位以及停止和重啟處理操作的復(fù)位，兩個(gè)數(shù)字電路的工作情況在復(fù)位的斷言和非斷言之后的每一個(gè)時(shí)鐘周期內(nèi)都是相同的。
鎖步裝置包含鎖步邏輯，鎖步邏輯的功能是保持兩個(gè)數(shù)字電路同步，并例如通過比較它們的輸出來檢測它們工作情況的任何不同。如果檢測到了錯(cuò)誤，則可復(fù)位這兩個(gè)電路，啟動(dòng)備用的一對(duì)不同的電路來接替這兩個(gè)有故障電路的操作。
在已有技術(shù)中，在數(shù)字電路、即處理器電路對(duì)中用鎖步裝置來接收相同的輸入。在已有技術(shù)的鎖步裝置中，除非出現(xiàn)了故障，否則在每一個(gè)時(shí)鐘周期內(nèi)，這兩個(gè)數(shù)字電路的工作情況沒有區(qū)別。在每一個(gè)時(shí)鐘周期內(nèi)，除非出現(xiàn)了故障，否則這兩個(gè)數(shù)字電路對(duì)它們輸入端處的每一信號(hào)組合的響應(yīng)都是相同的，這兩個(gè)數(shù)字電路設(shè)備所有引線(包括雙向引線)的值都是相同的。
為了避免每一個(gè)電路使用單獨(dú)的存儲(chǔ)器陣列的花費(fèi)，兩個(gè)數(shù)字電路共享一公用存儲(chǔ)器。但是，當(dāng)一個(gè)電路能夠讀和寫該公用存儲(chǔ)器時(shí)，另一個(gè)電路只能夠讀該存儲(chǔ)器。需要專門電路來實(shí)現(xiàn)公用存儲(chǔ)器的接口，通常的形式是位于只讀一側(cè)的緩沖器。在普通鎖步裝置中，該專門電路通常用快速ASIC電路來實(shí)現(xiàn)，但這些快速ASIC電路往往很昂貴，并且難于向其提供信號(hào)源。
根據(jù)本發(fā)明，可用市場上買得到的標(biāo)準(zhǔn)元件、例如市場上買得到的橋接裝置來實(shí)現(xiàn)鎖步裝置。
本發(fā)明提供了一數(shù)據(jù)處理系統(tǒng)，它包括一公用存儲(chǔ)器，第一和第二數(shù)據(jù)處理器電路，它們執(zhí)行相同的操作步驟序列，并且都與該公用存儲(chǔ)器連接，一隔離裝置，連接在第一數(shù)據(jù)處理器電路和公用存儲(chǔ)器之間，限制對(duì)該公用存儲(chǔ)器的存取，第一數(shù)據(jù)處理器電路執(zhí)行每一操作步驟比第二數(shù)據(jù)處理器電路晚預(yù)定的時(shí)間。
現(xiàn)在參看附圖舉例描述本發(fā)明的實(shí)施例。


圖1以方框圖形式表示已有技術(shù)具有雙處理器電路的鎖步裝置；圖2以方框圖形式表示已有技術(shù)的簡單存儲(chǔ)器緩沖器；圖3表示本發(fā)明第一實(shí)施例的時(shí)鐘脈控存儲(chǔ)器緩沖器；圖4表示本發(fā)明第二實(shí)施例的時(shí)鐘脈控存儲(chǔ)器緩沖器。
參看圖1，我們看到已有技術(shù)中使用的鎖步裝置應(yīng)用于在此用A側(cè)和B側(cè)來表示的兩個(gè)處理器電路。A側(cè)電路包括通過處理器總線2與橋接器3連接的處理器1。橋接器3、12在各總線和處理器電路的各元件之間提供接口。該處理器通過處理器總線2和橋接器3與高速緩沖存儲(chǔ)器4、公用存儲(chǔ)器5連接、通過外部總線6與其它電路(未示出)連接。B側(cè)處理器電路同樣包括處理器10、處理器總線11、橋接器12和高速緩沖存儲(chǔ)器13。B側(cè)處理器10通過處理器總線11和橋接器12存取高速緩沖存儲(chǔ)器13、公用存儲(chǔ)器5和外部總線14。連接在A側(cè)外部總線6和B側(cè)外部總線14之間的是包含鎖步存取控制邏輯的方框15。位于B側(cè)橋接器12和公用存儲(chǔ)器5之間的是隔離裝置16。鎖步邏輯進(jìn)一步包含監(jiān)視由兩個(gè)處理器電路在例如任一或所有處理器總線2、11、外部總線6、14上產(chǎn)生的信號(hào)和往高速存取存儲(chǔ)器4、13的信號(hào)的比較器功能(未示出)。
A和B側(cè)處理器1、10都可通過橋接器3、12讀公用存儲(chǔ)器5，但只有A側(cè)處理器可通過橋接器3對(duì)公用存儲(chǔ)器5進(jìn)行寫入。為了實(shí)現(xiàn)這一功能，對(duì)于公用存儲(chǔ)器5和B側(cè)橋接器12之間的數(shù)據(jù)信號(hào)需要隔離裝置16。
方框15的鎖步存取控制邏輯控制對(duì)B側(cè)外部總線14的存取，把來自外部電路(未示出)的存取傳送給B側(cè)處理器電路，但阻止A側(cè)處理器電路的任何存取傳送到B側(cè)。方框15的鎖步存取控制邏輯還阻止從B側(cè)外部總線14到A側(cè)外部總線6的存取。
A側(cè)和B側(cè)處理器電路共享公用處理器時(shí)鐘，該時(shí)鐘定時(shí)各個(gè)部件、即處理器1、10、處理器總線2、11、橋接器3、12、高速緩沖存儲(chǔ)器4、13、公用存儲(chǔ)器5和隔離裝置16的操作。根據(jù)本發(fā)明的本實(shí)施例，外部總線6、14與方框15的鎖步邏輯的操作頻率可不同于A和B側(cè)處理器電路的頻率，即外部總線6、14和鎖步邏輯15共享通常比處理器時(shí)鐘慢的第二外部時(shí)鐘。在這樣的情況下，橋接器3、12的外部總線接口還被同步至該較慢的外部時(shí)鐘。在已有技術(shù)中，外部信號(hào)同步地施加給兩側(cè)的處理器電路，即它們被同步至外部時(shí)鐘或處理器時(shí)鐘。
為清楚起見，在以下附圖中省略圖1中的某些連接。
圖2詳細(xì)表示已有技術(shù)中在公用存儲(chǔ)器5周圍的電路。A側(cè)橋接器3、B側(cè)橋接器12和公用存儲(chǔ)器5都經(jīng)由時(shí)鐘線18被同步至處理器時(shí)鐘。地址及控制信息經(jīng)由地址及控制線20從A側(cè)橋接器3提供給公用存儲(chǔ)器5。圖1的隔離裝置16包括三態(tài)緩沖器24和控制邏輯28。從A側(cè)橋接器3至公用存儲(chǔ)器5和從公用存儲(chǔ)器5至A側(cè)和B側(cè)橋接器3、12的數(shù)據(jù)通過數(shù)據(jù)線22提供和通過三態(tài)緩沖器24提供(給B側(cè))。
三態(tài)緩沖器24由控制邏輯28通過控制線26進(jìn)行控制，控制邏輯28也被同步至處理器時(shí)鐘，其本身接收B側(cè)橋接器12通過控制線30傳送的控制信號(hào)。
根據(jù)已有技術(shù)中的一種典型應(yīng)用，外部總線6、14包括PCI總線。作為一個(gè)例子，處理器1、10、高速緩沖存儲(chǔ)器4、12、隔離裝置16和公用存儲(chǔ)器5都可以以100Hz的處理器總線時(shí)鐘速率操作。PCI外部總線和方框15的鎖步邏輯可以以33MHZ的外部時(shí)鐘速率操作(精確為100/3MHZ、即精確到處理器總線時(shí)鐘速率的三分之一并與處理器時(shí)鐘定時(shí))。
對(duì)于如此高的總線頻率，公用存儲(chǔ)器接口的性能、尤其是隔離裝置16的定時(shí)特性是很關(guān)鍵的。如果用附加緩沖器進(jìn)行隔離，則該緩沖器的傳播延遲將加到公用存儲(chǔ)器和B側(cè)處理器電路之間的數(shù)據(jù)的飛行時(shí)間中去，這樣就減小了可供A側(cè)和B側(cè)電路使用的存儲(chǔ)器帶寬。例如，如果隔離裝置是圖2所示的一簡單緩沖器，則通過該緩沖器的傳播延遲將使得數(shù)據(jù)不能在一個(gè)100MHz的處理器總線時(shí)鐘周期內(nèi)到達(dá)B側(cè)?？赏ㄟ^減小時(shí)鐘速度進(jìn)行補(bǔ)償來適應(yīng)這一點(diǎn)，但這會(huì)造成不希望有的整個(gè)系統(tǒng)性能的下降。
根據(jù)本發(fā)明的第一個(gè)優(yōu)選實(shí)施例，這一點(diǎn)可通過使用圖3所示的延遲級(jí)(例如時(shí)鐘定時(shí)緩沖器)來避免。圖3的裝置類似于圖2的裝置，圖3中與圖2相同的各部件用相同的標(biāo)號(hào)來表示，在此不再詳述。與圖2的裝置不同，從公用存儲(chǔ)器5到三態(tài)緩沖器24的數(shù)據(jù)線22穿過時(shí)鐘定時(shí)緩沖器32(例如D觸發(fā)器)，緩沖器32同樣被時(shí)鐘線18同步至處理器時(shí)鐘。如虛線所示，時(shí)鐘定時(shí)緩沖器32和三態(tài)緩沖器24實(shí)際上用一個(gè)元件來實(shí)現(xiàn)，即三態(tài)時(shí)鐘定時(shí)緩沖器。時(shí)鐘定時(shí)緩沖器32延遲從公用存儲(chǔ)器到B側(cè)的數(shù)據(jù)一個(gè)處理器總線時(shí)鐘周期。時(shí)鐘定時(shí)緩沖器32與由公用存儲(chǔ)器5和B側(cè)橋接器12的定時(shí)需求確定的建立和保持需求一道使用。時(shí)鐘定時(shí)緩沖器32重新定時(shí)數(shù)據(jù)，但以原始數(shù)據(jù)速率呈現(xiàn)數(shù)據(jù)，因此保持了100MHz(即處理器時(shí)鐘速率)的總線帶寬。
為了補(bǔ)償B側(cè)橋接器12處晚到達(dá)的數(shù)據(jù)，比A側(cè)晚一個(gè)處理器總線時(shí)鐘周期啟動(dòng)(即退出復(fù)位狀態(tài))B側(cè)處理器10和橋接器12。為此設(shè)置例如包括時(shí)鐘定時(shí)緩沖器的合適的復(fù)位電路(未示出)來將往B側(cè)的復(fù)位信號(hào)延遲一個(gè)處理器時(shí)鐘周期。這意味著B側(cè)在比A側(cè)晚一個(gè)處理器時(shí)鐘周期之前得不到存儲(chǔ)器數(shù)據(jù)。這樣做的結(jié)果是雖然相隔一個(gè)處理器時(shí)鐘周期，但A側(cè)和B側(cè)執(zhí)行相同的功能。
A側(cè)和B側(cè)定時(shí)的這種差別的結(jié)果形成了偽隨機(jī)鎖步模式。偽隨機(jī)鎖步是指A側(cè)和B側(cè)的設(shè)備接收相同輸入并以相同方式對(duì)這些輸入作出響應(yīng)，產(chǎn)生相同輸出，但A側(cè)及B側(cè)輸入的提供和產(chǎn)生的輸出相隔固定個(gè)數(shù)的時(shí)鐘周期。
因此，根據(jù)本發(fā)明的本實(shí)施例，已有技術(shù)的鎖步邏輯被偽隨機(jī)鎖步邏輯所代替。偽隨機(jī)鎖步邏輯按照與已有技術(shù)的鎖步邏輯相同的方式比較A側(cè)和B側(cè)的數(shù)據(jù)、地址和控制信號(hào)。但是，在比較之前，延遲來自A側(cè)的信號(hào)，延時(shí)量等于時(shí)鐘定時(shí)緩沖器32給從公用存儲(chǔ)器往B側(cè)電路的輸入引入的時(shí)間滯后。
類似于已有技術(shù)的鎖步存取控制邏輯，方框15的偽隨機(jī)鎖步存取控制邏輯控制存取B側(cè)外部總線14、把源自外部電路(未示出)的存取傳送給B側(cè)處理器電路，但阻止A側(cè)處理器電路對(duì)B側(cè)的任何存取。方框15的偽隨機(jī)鎖步存取控制邏輯還阻止B側(cè)外部總線14對(duì)A側(cè)外部總線6的存取。此外，本發(fā)明的方框15的偽隨機(jī)鎖步存取控制邏輯延遲外部電路(未示出)至B側(cè)處理器電路的輸入的延時(shí)量等于時(shí)鐘定時(shí)緩沖器32給從公用存儲(chǔ)器5往B側(cè)電路的輸入引入的時(shí)延。
現(xiàn)在根據(jù)本實(shí)施例更詳細(xì)描述方框15的偽隨機(jī)鎖步存取控制邏輯。B側(cè)外部總線14與A側(cè)外部總線6的隔離用緩沖器40來實(shí)現(xiàn)，來自A側(cè)外部總線6的數(shù)據(jù)在到達(dá)緩沖器40之前利用與處理器時(shí)鐘信號(hào)同步的時(shí)鐘定時(shí)緩沖器42進(jìn)行延時(shí)。從A側(cè)外部總線6至B側(cè)外部總線14的存取用通過控制線46對(duì)緩沖器40的操作進(jìn)行控制的控制邏輯44(也與處理器時(shí)鐘信號(hào)同步)進(jìn)行控制。
至B側(cè)處理器電路的所有輸入都必須被延遲相同延時(shí)(例如一個(gè)處理器時(shí)鐘)的這一方案因?yàn)橐陨鲜隼訛槔馕吨噲D以100MHz時(shí)鐘重新定時(shí)33MHz的PCI總線，所以如果以不同時(shí)鐘速率運(yùn)行，則會(huì)使B側(cè)橋接器12和外部總線之間的接口產(chǎn)生問題，造成困難的定時(shí)問題。
根據(jù)本發(fā)明另一優(yōu)選實(shí)施例，增大對(duì)從公用存儲(chǔ)器5至B側(cè)的數(shù)據(jù)引入的時(shí)滯到3個(gè)處理器總線時(shí)鐘周期，即等于一個(gè)外部(現(xiàn)在是PCI總線)時(shí)鐘周期?，F(xiàn)在需要把至B側(cè)橋接器12的其它輸入延時(shí)一個(gè)外部時(shí)鐘周期，這是相當(dāng)簡單的。
如圖4所示，圖3單個(gè)時(shí)鐘定時(shí)緩沖器32被若干個(gè)(本例子是3個(gè))串聯(lián)連接的這種緩沖器32-34代替。這樣通過緩沖器24的數(shù)據(jù)就被延遲了等于一個(gè)或多個(gè)整外部時(shí)鐘周期的若干個(gè)(本例子是3個(gè))處理器時(shí)鐘周期。如圖3所示，虛線表明三態(tài)緩沖器24是時(shí)鐘定時(shí)緩沖器32-34的一部分，即時(shí)鐘定時(shí)緩沖器34和三態(tài)緩沖器24構(gòu)成一個(gè)三態(tài)時(shí)鐘定時(shí)緩沖器。這意味著到達(dá)B側(cè)橋接器12的數(shù)據(jù)比到達(dá)A側(cè)橋接器的數(shù)據(jù)多經(jīng)受了一個(gè)或多個(gè)整外部時(shí)鐘周期的時(shí)滯。同樣，對(duì)B側(cè)復(fù)位的非斷言被延遲了該時(shí)滯量，至B側(cè)的所有輸入都被延遲了該時(shí)滯量。本實(shí)施例方框15的偽隨機(jī)鎖步存取控制邏輯實(shí)質(zhì)上與以上對(duì)于第一實(shí)施例所描述的相同。因此圖4偽隨機(jī)鎖步邏輯的各部件與圖3的各等同部件都具有相同標(biāo)號(hào)。主要區(qū)別在于第一實(shí)施例的偽隨機(jī)鎖步邏輯與處理器時(shí)鐘信號(hào)同步，而本實(shí)施例的偽隨機(jī)鎖步邏輯與外部時(shí)鐘信號(hào)(本例子是33MHz的PCI時(shí)鐘)同步。
顯然，對(duì)本領(lǐng)域普通技術(shù)人員而言，本發(fā)明的范圍不受所描述的各具體實(shí)施例的限制。例如，本發(fā)明可同樣應(yīng)用于處理器和外部時(shí)鐘速率的其它組合。雖然在此參看處理器電路進(jìn)行了描述，但本發(fā)明可同樣應(yīng)用于其它類型的數(shù)字或邏輯電路，包括數(shù)字信號(hào)處理器。公用存儲(chǔ)器可包括任何讀—寫裝置，包括寄存器和海量存儲(chǔ)器?？捎脕韺?shí)現(xiàn)本發(fā)明的其它形式的延時(shí)級(jí)包括延時(shí)線。
權(quán)利要求
1.數(shù)據(jù)處理系統(tǒng)，包括一公用存儲(chǔ)器(5)，第一和第二數(shù)據(jù)處理器電路(10，1)，各執(zhí)行相同的操作步驟序列，都與該公用存儲(chǔ)器(5)連接，一隔離裝置(24，32，33，34)，連接在第一數(shù)據(jù)處理器電路(10)和公用存儲(chǔ)器(5)之間，把第一數(shù)據(jù)處理器電路(10)對(duì)公用存儲(chǔ)器(5)的存取限制為只讀存取，在該數(shù)據(jù)處理系統(tǒng)中，第一數(shù)據(jù)處理器電路(10)執(zhí)行各操作步驟比第二數(shù)據(jù)處理器電路(1)晚預(yù)定一段時(shí)間。
2.權(quán)利要求1的數(shù)據(jù)處理系統(tǒng)，還包括比較數(shù)據(jù)處理器電路(10，1)的操作的一比較器，在進(jìn)行這種比較時(shí)，該比較器補(bǔ)償?shù)诙偷谝惶幚砥麟娐?1，10)的各操作步驟的執(zhí)行之間的時(shí)延。
3.權(quán)利要求1和2任一項(xiàng)所述的數(shù)據(jù)處理系統(tǒng)，在該系統(tǒng)中，第一數(shù)據(jù)處理器電路(10)接收的所有輸入都被延遲所述預(yù)定一段時(shí)間。
4.上述權(quán)利要求任一項(xiàng)所述的數(shù)據(jù)處理系統(tǒng)，還包括第一和第二外部總線(14，6)，第二外部總線(6)把第二處理器電路(1)連接到其他設(shè)備，并通過第一外部總線(14)把第一處理器電路(10)連接到其他設(shè)備，還包括給從其他設(shè)備傳送至第一處理器電路(10)的信號(hào)引入時(shí)延的一存取控制器(15)。
5.權(quán)利要求4的數(shù)據(jù)處理系統(tǒng)，其中的存取控制器(15)用來防止利用外部總線(6，14)在第一和第二處理器電路(1，10)之間的通信，還防止來自第一處理器電路(10)的信號(hào)傳送至其他設(shè)備。
6.上述權(quán)利要求任一項(xiàng)所述的數(shù)據(jù)處理系統(tǒng)，其中的第一和第二處理器電路(1，10)與第一時(shí)鐘信號(hào)(18)連接來實(shí)現(xiàn)同步。
7.從屬于權(quán)利要求4和5任一項(xiàng)的權(quán)利要求6的數(shù)據(jù)處理系統(tǒng)，其中的外部總線(6，14)和存取控制器(15)與第二時(shí)鐘信號(hào)連接來實(shí)現(xiàn)同步，在操作時(shí)，第一時(shí)鐘信號(hào)(18)的頻率高于第二時(shí)鐘信號(hào)的頻率。
8.權(quán)利要求6或7的數(shù)據(jù)處理系統(tǒng)，其中的隔離裝置(24，32，33，34)將數(shù)據(jù)延遲整數(shù)個(gè)第一時(shí)鐘周期。
9.從屬于權(quán)利要求7的權(quán)利要求8的數(shù)據(jù)處理系統(tǒng)，其中的隔離裝置(24，32，33，34)將數(shù)據(jù)延遲整數(shù)個(gè)第二時(shí)鐘周期。
全文摘要
數(shù)據(jù)處理系統(tǒng)包括被第一和第二數(shù)據(jù)處理器電路共享的公用存儲(chǔ)器,每一個(gè)處理器電路執(zhí)行相同的操作步驟序列,都與該公用存儲(chǔ)器連接。連接在第一數(shù)據(jù)處理器電路和公用存儲(chǔ)器之間的隔離裝置把第一處理器電路執(zhí)行的存取限制為只讀存取。第一處理器電路執(zhí)行每一操作步驟比第二數(shù)據(jù)處理器電路晚預(yù)定一段時(shí)間。一比較器比較這兩個(gè)處理器電路的輸出信號(hào),以便檢測錯(cuò)誤操作,在比較之前,第二處理器電路的輸出被延遲該段預(yù)定時(shí)間。
文檔編號(hào)G06F9/00GK1248748SQ9911979
公開日2000年3月29日 申請(qǐng)日期1999年8月13日 優(yōu)先權(quán)日1998年8月13日
發(fā)明者R·G·斯特蘭格, J·M·桑德斯, P·S·古拉亞 申請(qǐng)人:馬科尼通訊有限公司