專利名稱：總線選擇裝置以及具有該裝置的半導(dǎo)體集成電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及以切換方式對(duì)多個(gè)芯片之間的總線進(jìn)行選擇的總線選擇裝置，以及包括該總線選擇裝置的半導(dǎo)體集成電路系統(tǒng)。
近年來，隨著信息化社會(huì)的急速發(fā)展，必須要求對(duì)信息量進(jìn)行大量而高速地處理的半導(dǎo)體集成電路系統(tǒng)。為了處理這樣的大容量的信息，必須要求多個(gè)存儲(chǔ)元件(存儲(chǔ)器)，另外必須高速傳送損失較少的數(shù)據(jù)。
根據(jù)上面的觀點(diǎn)，比如，在過去，將多個(gè)以DRAM為代表的半導(dǎo)體存儲(chǔ)器連續(xù)地連接，但是用于控制這些存儲(chǔ)器的存儲(chǔ)器控制機(jī)構(gòu)與到其分開的存儲(chǔ)器的總線長(zhǎng)度增加，信號(hào)的傳送延遲加大，該延遲在高速數(shù)據(jù)的傳送方面會(huì)產(chǎn)生問題。另外，如果以實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)器的大容量為目的，設(shè)置并控制多個(gè)存儲(chǔ)器，則從存儲(chǔ)器控制機(jī)構(gòu)到各存儲(chǔ)器的總線長(zhǎng)度產(chǎn)生差異，經(jīng)過各總線的信號(hào)傳遞產(chǎn)生差別，因此，不能夠?qū)Υ鎯?chǔ)器控制機(jī)構(gòu)與存儲(chǔ)器之間的時(shí)鐘脈沖相位差進(jìn)行補(bǔ)償。特別是，在高速時(shí)鐘動(dòng)作中，還產(chǎn)生不能夠保證系統(tǒng)穩(wěn)定的高速動(dòng)作的情況。
于是，在過去，人們提出了下述半導(dǎo)體集成電路的專利申請(qǐng)，該半導(dǎo)體集成電路通過減小存儲(chǔ)器控制機(jī)構(gòu)與存儲(chǔ)器之間的總線長(zhǎng)度的方式，減少信號(hào)的傳遞延遲，保證時(shí)鐘脈沖相位差，進(jìn)行高速的數(shù)據(jù)傳送。比如，在US5408129號(hào)專利所公開的Rambus公司的半導(dǎo)體集成電路系統(tǒng)中，如

圖17(a)和(b)所示，提出下述結(jié)構(gòu)，在該結(jié)構(gòu)中，使從存儲(chǔ)器控制機(jī)構(gòu)到存儲(chǔ)器之間的距離縮短，進(jìn)行高速穩(wěn)定的動(dòng)作，并且在連接多個(gè)存儲(chǔ)器的場(chǎng)合，在設(shè)置于主芯片上的存儲(chǔ)器控制機(jī)構(gòu)中，設(shè)置多個(gè)信道，對(duì)多個(gè)存儲(chǔ)器進(jìn)行控制。
但是，在所述的已有半導(dǎo)體集成電路系統(tǒng)中，由于多個(gè)存儲(chǔ)器串行連接，故當(dāng)增加存儲(chǔ)器的數(shù)量時(shí)，從存儲(chǔ)器控制機(jī)構(gòu)到最終的存儲(chǔ)器的總線長(zhǎng)度較長(zhǎng)，其結(jié)果是，在最接近存儲(chǔ)器控制部的存儲(chǔ)器，與最遠(yuǎn)離該存儲(chǔ)器控制部的存儲(chǔ)器之間，產(chǎn)生信號(hào)延遲。在通過高頻的時(shí)鐘信號(hào)，發(fā)送接收信號(hào)的場(chǎng)合，該延遲不能夠保證良好的系統(tǒng)中的穩(wěn)定的高速動(dòng)作。另外，如果在存儲(chǔ)器控制部中設(shè)置多個(gè)信道，則存儲(chǔ)器控制部的管腳數(shù)量增加，使包裝尺寸加大，產(chǎn)生生產(chǎn)成本方面的問題。
本發(fā)明的目的在于在半導(dǎo)體集成電路系統(tǒng)中，不增加存儲(chǔ)器控制部等的管腳數(shù)量，減小所設(shè)置的多個(gè)半導(dǎo)體存儲(chǔ)器等的各總線長(zhǎng)度之間的誤差，可高速，并且高效率地對(duì)多個(gè)半導(dǎo)體存儲(chǔ)器等進(jìn)行控制。
為了實(shí)現(xiàn)所述目的，按照本發(fā)明，獨(dú)立于多個(gè)半導(dǎo)體存儲(chǔ)器等，設(shè)置以切換方式對(duì)該多個(gè)半導(dǎo)體存儲(chǔ)器等的總線進(jìn)行選擇的總線選擇裝置，采用該總線選擇裝置，在多個(gè)半導(dǎo)體存儲(chǔ)器等的芯片之間，進(jìn)行信號(hào)的發(fā)送接收。
即，本發(fā)明的半導(dǎo)體集成電路系統(tǒng)包括多個(gè)芯片，該系統(tǒng)在該多個(gè)芯片之間進(jìn)行信號(hào)的發(fā)送接收，其特征在于該系統(tǒng)包括通過所述多個(gè)芯片與各總線連接的總線選擇裝置，該總線選擇裝置輸入所述多個(gè)芯片之間的連接信息，對(duì)應(yīng)于該連接信息，選擇所述多個(gè)總線之間的連接。
另外，本發(fā)明的半導(dǎo)體集成電路系統(tǒng)的特征在于該系統(tǒng)是含有其至少1個(gè)主芯片，以及多個(gè)副芯片的系統(tǒng)，包括總線選擇裝置，其通過所述多個(gè)芯片與各總線連接，對(duì)所述多個(gè)總線之間的連接進(jìn)行選擇，該總線選擇裝置設(shè)置于實(shí)質(zhì)上相對(duì)所述多個(gè)副芯片，等距離的位置上。
于是，按照本發(fā)明，由于總線選擇裝置獨(dú)立于主芯片設(shè)置，故主芯片的管腳數(shù)量減少。另外，由于可自由地確定總線選擇裝置的設(shè)置位置，故可將該總線選擇裝置設(shè)置于實(shí)質(zhì)上相對(duì)多個(gè)副芯片，等距離的位置。于是，可使主芯片到各副芯片的各總線的長(zhǎng)度相互基本上保持相等，并且較短。其結(jié)果是，在于多個(gè)副芯片中存儲(chǔ)大容量的數(shù)據(jù)的同時(shí)，可高速地在多個(gè)芯片之間進(jìn)行數(shù)據(jù)傳送。
在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，最好所述總線選擇裝置包括切換機(jī)構(gòu)，其對(duì)所述多個(gè)總線之間的連接進(jìn)行切換；判斷機(jī)構(gòu)，其對(duì)所述輸入的多個(gè)芯片之間的連接信息進(jìn)行判斷，將與該判斷結(jié)果相對(duì)應(yīng)的切換信號(hào)輸出給所述切換機(jī)構(gòu)。
另外，最好所述總線選擇裝置包括門閂機(jī)構(gòu)，其用于調(diào)整信號(hào)發(fā)送接收的計(jì)時(shí)，保持相對(duì)所述各芯片的發(fā)送或接收的信號(hào)。
此外，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，最好所述多個(gè)芯片至少包括1個(gè)主芯片，以及多個(gè)副芯片。
還有，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，也可采用下述方式，即所述主芯片向所述總線選擇裝置輸出所述多個(gè)芯片之間的連接信息，所述主芯片與總線選擇裝置通過1根總線連接，所述多個(gè)芯片之間的連接信息發(fā)送給該總線。
再有，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，還可采用下述方式，即所述主芯片向所述選擇裝置輸出所述多個(gè)芯片之間的連接信息，所述主芯片與選擇裝置通過2根以上總線連接，所述多個(gè)芯片之間的連接信息發(fā)送給所述總線中的任何一個(gè)。
另外，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，也可采用下述方式，即所述2根以上總線包括命令總線，所述命令總線同時(shí)用作下述連接信息總線，該連接信息總線發(fā)送所述多個(gè)芯片之間的連接信息。
此外，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，另外可采用下述方式，即發(fā)送所述多個(gè)芯片之間的連接信息的總線為專用的連接信息總線。
還有，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，還可采用下述方式，即所述多個(gè)芯片之間的連接信息由信息包構(gòu)成。
再有，在本發(fā)明的所述總線選擇裝置中，最好所述總線選擇裝置設(shè)置于實(shí)質(zhì)上分別相對(duì)所述主芯片和多個(gè)副芯片，等距離的位置上。
另外，在本發(fā)明的所述半導(dǎo)體集成電路系統(tǒng)中，所述副芯片也可為存儲(chǔ)器。
此外，本發(fā)明的總線選擇裝置通過各總線與多個(gè)芯片連接，對(duì)這些多個(gè)總線之間的連接進(jìn)行選擇，其特征在于該裝置包括切換機(jī)構(gòu)，其對(duì)所述多個(gè)總線之間的連接進(jìn)行切換；判斷機(jī)構(gòu)，其輸入所述多個(gè)芯片之間的連接信息，對(duì)其進(jìn)行判斷，將與該判斷結(jié)果相對(duì)應(yīng)的切換信號(hào)輸出給所述切換機(jī)構(gòu)。
還有，在本發(fā)明的所述總線選擇裝置中，最好該裝置包括控制信號(hào)輸入機(jī)構(gòu)，其從所述多個(gè)芯片中的任何一個(gè)輸入送向另一芯片的控制信號(hào)；控制信號(hào)輸出機(jī)構(gòu)，其通過借助所述切換機(jī)構(gòu)的切換而選擇的總線，將所述控制信號(hào)輸出給所述多個(gè)芯片中的至少1個(gè)。
再有，在本發(fā)明的所述總線選擇裝置中，最好該裝置包括數(shù)據(jù)輸入機(jī)構(gòu)，其從所述多個(gè)芯片中的任何一個(gè)，輸入數(shù)據(jù)；數(shù)據(jù)輸出機(jī)構(gòu)，其通過借助所述切換機(jī)構(gòu)的切換而選擇的總線，將所述數(shù)據(jù)輸出給所述多個(gè)芯片中的至少1個(gè)。
另外，在本發(fā)明的所述總線選擇裝置中，最好該裝置包括內(nèi)部總線，其分別與所述多個(gè)總線連接，在所述多個(gè)內(nèi)部總線中，分別設(shè)置有門閂機(jī)構(gòu)。
下面對(duì)附圖作簡(jiǎn)單說明。
圖1為表示本發(fā)明的實(shí)施例1的半導(dǎo)體集成電路系統(tǒng)的方框圖；圖2為表示所述實(shí)施例的半導(dǎo)體集成電路系統(tǒng)中所包括的判斷電路的結(jié)構(gòu)圖；圖3(a)，(b)，(c)分別為表示所述實(shí)施例的半導(dǎo)體集成電路系統(tǒng)中所包括的選擇電路與門閂電路的結(jié)構(gòu)，以及對(duì)命令輸入的判斷結(jié)果的圖；圖4為表示所述實(shí)施例的半導(dǎo)體集成電路系統(tǒng)中的命令輸入與數(shù)據(jù)輸出之間的計(jì)時(shí)實(shí)例圖；圖5為表示所述半導(dǎo)體集成電路系統(tǒng)所采用的命令組的結(jié)構(gòu)圖；圖6為表示所述實(shí)施例的半導(dǎo)體集成電路系統(tǒng)中的命令輸入，開關(guān)動(dòng)作與數(shù)據(jù)輸出之間的計(jì)時(shí)實(shí)例圖；圖7為表示所述計(jì)時(shí)的其它實(shí)例圖；圖8為表示本發(fā)明實(shí)施例2的半導(dǎo)體集成電路系統(tǒng)的整體結(jié)構(gòu)的方框圖；圖9為表示所述實(shí)施例的半導(dǎo)體集成電路系統(tǒng)中所包括的選擇電路的結(jié)構(gòu)的圖；圖10為表示所述半導(dǎo)體集成電路系統(tǒng)中所包括的判斷電路的結(jié)構(gòu)圖；圖11(a)和(b)分別為表示所述半導(dǎo)體集成電路系統(tǒng)中所包括的命令總線選擇電路與數(shù)據(jù)總線選擇電路的結(jié)構(gòu)圖12為表示所述半導(dǎo)體集成電路系統(tǒng)所采用的命令組的結(jié)構(gòu)圖；圖13為表示所述命令組相對(duì)命令輸入的判斷結(jié)果的圖；圖14為表示本發(fā)明實(shí)施例3的半導(dǎo)體集成電路系統(tǒng)的整體結(jié)構(gòu)的方框圖；圖15為表示所述實(shí)施例的半導(dǎo)體集成電路系統(tǒng)所采用的命令組的結(jié)構(gòu)圖；圖16為表示本發(fā)明實(shí)施例2的半導(dǎo)體集成電路系統(tǒng)中的命令輸入，開關(guān)動(dòng)作與數(shù)據(jù)輸出的相應(yīng)計(jì)時(shí)的圖；圖17為表示本發(fā)明實(shí)施例3的半導(dǎo)體集成電路系統(tǒng)中的命令輸入，開關(guān)動(dòng)作和數(shù)據(jù)輸出中的相應(yīng)計(jì)時(shí)的圖；圖18為表示本發(fā)明的半導(dǎo)體集成電路系統(tǒng)中所包括的選擇電路的變換實(shí)例圖；圖19為表示本發(fā)明實(shí)施例3的半導(dǎo)體集成電路系統(tǒng)中的命令輸入，開關(guān)動(dòng)作與數(shù)據(jù)輸出的另一計(jì)時(shí)的圖；圖20為表示本發(fā)明實(shí)施例4的半導(dǎo)體集成電路系統(tǒng)的整體結(jié)構(gòu)的方框圖；圖21(a)和(b)為表示已有的半導(dǎo)體集成電路系統(tǒng)的整體基本結(jié)構(gòu)圖。
實(shí)施例1圖1表示實(shí)施例1的半導(dǎo)體集成電路系統(tǒng)110。在本實(shí)施例中，說明了半導(dǎo)體集成電路系統(tǒng)110包括主芯片1的CPU，作為多個(gè)副芯片的第1、第2和第3DRAM2a、2b和2c的情況。
在該圖中，標(biāo)號(hào)3表示總線選擇裝置。該總線選擇裝置3通過主芯片1和多個(gè)副芯片2a～2c，以及相應(yīng)的總線(傳送線路)B，Ba～Bc連接。所述主芯片1的內(nèi)部具有存儲(chǔ)器控制機(jī)構(gòu)1a，其用于相對(duì)所述相應(yīng)的副芯片2a～2c，發(fā)送接收數(shù)據(jù)。該存儲(chǔ)器控制機(jī)構(gòu)1a以分組方式，輸出控制各副芯片2a～2c的命令。所述主芯片1與總線選擇裝置3通過1條總線(傳送線路)B連接，該總線B包括傳送命令和數(shù)據(jù)的多位(比如，8位)。多個(gè)副芯片2a～2c與總線選擇裝置3也通過傳送命令與數(shù)據(jù)的總線Ba～Bc連接?？蛇M(jìn)行適當(dāng)選擇，使該總線選擇裝置3與主芯片1由一個(gè)芯片形成，或與該主芯片1各自由1個(gè)芯片形成。
總線選擇裝置3包括4個(gè)輸入輸出部6、6a～6c，判斷電路(判斷機(jī)構(gòu))7，選擇電路(切換機(jī)構(gòu))8，門閂電路(門閂機(jī)構(gòu))9a～9c，時(shí)鐘相位調(diào)整電路(DLL)10。所述輸入輸出部6、6a～6c分別經(jīng)總線B，Ba～Bc，相對(duì)主芯片和副芯片2a～2c，發(fā)送接收命令與數(shù)據(jù)。判斷電路7從所述主芯片1，經(jīng)輸入輸出部6接收命令，判斷該命令指定所述多個(gè)副芯片2a～2c中的哪個(gè)的ID信息，輸出該判斷結(jié)果。所述選擇電路8接收該判斷電路7的判斷結(jié)果，根據(jù)該判斷結(jié)果，對(duì)主芯片1與多個(gè)副芯片2a～2c之間的總線連接進(jìn)行切換。門閂電路9a～9c分別設(shè)置于總線選擇裝置3的內(nèi)部總線IB，IBa～I(xiàn)Bc上，對(duì)下述命令與數(shù)據(jù)進(jìn)行門閂處理，該命令是從從主芯片1發(fā)送的，該數(shù)據(jù)是從多個(gè)副芯片2a～2c讀取的。時(shí)鐘相位調(diào)整電路10發(fā)出時(shí)鐘CLK2。
所述選擇電路8按照下述方式設(shè)置，該方式為其位于將所述4個(gè)輸入輸出部6、6a～6c之間連接的內(nèi)部總線IB，IBa～I(xiàn)Bc的交點(diǎn)，即將主芯片1與多個(gè)副芯片2a～2c連接的總線B，Ba～Bc的交點(diǎn)，從主芯片1到多個(gè)副芯片2a～2c的相應(yīng)的傳送線路的長(zhǎng)度縮短。該選擇電路8具有下述解碼功能以及門閂功能，該解碼功能指通過總線S，接收判斷電路7發(fā)出的信號(hào)，根據(jù)判斷電路7發(fā)出的信號(hào)，選擇1根總線，該門閂功能指保持該總線的選擇，直至選擇下一總線。圖3(a)表示選擇電路8的示意圖。選擇電路8的內(nèi)部對(duì)應(yīng)于各副芯片2a～2c，具有選擇開關(guān)SWa，SWb，SWc。選擇電路8接收從判斷電路7輸出的選擇信號(hào)Sa，Sb，Sc，驅(qū)動(dòng)連接主芯片1與所選擇的副芯片之間的總線的開關(guān)SWa，SWb，或SWc，在主芯片1與所選擇的副芯片之間，進(jìn)行命令與數(shù)據(jù)的發(fā)送接收。另外，如果使選擇信號(hào)Sa，Sb，Sc的內(nèi)容變化，則可驅(qū)動(dòng)1或多個(gè)選擇開關(guān)，還可同時(shí)對(duì)多個(gè)副芯片發(fā)送命令。
所述判斷電路7具有圖2所示的內(nèi)部結(jié)構(gòu)。在圖7中，該判斷電路7包括輸入部7a，其從總線B接收命令；判斷部7b，其對(duì)通過輸入部7a接收的命令進(jìn)行分析；門閂電路7c，其保持判斷部7a發(fā)出的判斷結(jié)果，直至輸入下次的判斷結(jié)果；輸出部7d，其輸出門閂電路7c輸出的判斷結(jié)果。下面對(duì)判斷電路7的基本動(dòng)作進(jìn)行描述。即，判斷部7b從由輸入部7接收的分組的命令中的前位2位，發(fā)生分別驅(qū)動(dòng)選擇開關(guān)SWa，SWb，SWc的選擇信號(hào)Sa，Sb，Sc。比如，如圖3(c)所示，按照下述方式，對(duì)所述命令的前位2位進(jìn)行解碼，該方式為如果前位2位的信號(hào)為“01”，則驅(qū)動(dòng)與副芯片2a相對(duì)應(yīng)的選擇開關(guān)SWa的選擇信號(hào)Sa，如果該信號(hào)為“10”，則驅(qū)動(dòng)與副芯片2b相對(duì)應(yīng)的選擇開關(guān)SWb的選擇信號(hào)Sb，如果該信號(hào)為“11”，則驅(qū)動(dòng)與副芯片2c相對(duì)應(yīng)的選擇開關(guān)SWc的選擇信號(hào)Sc。使由判斷部7b發(fā)生的選擇信號(hào)Sa，Sb，Sc保持其狀態(tài)，直至通過門閂電路7c，發(fā)生下次的選擇信號(hào)。之后，輸出部7d從門閂電路7c，接收選擇信號(hào)Sa，Sb，Sc，將它們輸出給選擇電路8。另外，該判斷電路7可按照?qǐng)D1的方式單獨(dú)地設(shè)置，也可設(shè)置于選擇電路8內(nèi)部。另外，由判斷部7b發(fā)生的選擇信號(hào)Sa，Sb，Sc也可按照?qǐng)D2所示的方式，采用多位的傳送線路進(jìn)行傳送，通過對(duì)信號(hào)進(jìn)行串行／并行變換，還可減少傳送線路的根數(shù)而進(jìn)行信號(hào)發(fā)送。
所述多個(gè)門閂電路9a～9c分別設(shè)置于設(shè)在選擇電路8與多個(gè)輸入輸出部6a～6c之間的內(nèi)部總線BIa～BIc上，并且為雙向門閂電路的結(jié)構(gòu)，其經(jīng)選擇電路8，接收主芯片1發(fā)出的命令，將其輸出給副芯片2a～2c，另一方面接收分別從副芯片2a～2c輸出的數(shù)據(jù)，將其輸出給選擇電路8。這些門閂電路9a～9c的內(nèi)部分別具有延遲電路(圖中未示出)，這些延遲電路使分別從所述判斷電路7輸出給總線S的選擇信號(hào)Sa～Sc，延遲規(guī)定時(shí)間。另外，如圖3(b)所示，所述各門閂電路9a～9c比如，由時(shí)鐘控制式倒相器構(gòu)成(圖中僅僅示出單向的門閂電路)，并且接收時(shí)鐘相位調(diào)整電路10發(fā)出的時(shí)鐘CLK2，根據(jù)該時(shí)鐘CLK2與所述延遲的選擇信號(hào)，臨時(shí)保持所輸入的命令或數(shù)據(jù)，并輸出。
在命令與數(shù)據(jù)的輸出計(jì)時(shí)中具有誤差時(shí)，所述時(shí)鐘相位調(diào)整電路10對(duì)這些輸出計(jì)時(shí)進(jìn)行調(diào)整。該時(shí)鐘相位調(diào)整電路10接收時(shí)鐘線5a發(fā)出的時(shí)鐘CLK1，并且對(duì)通過時(shí)鐘線5b輸出給電路內(nèi)部的時(shí)鐘CLK2進(jìn)行反饋處理，判斷該時(shí)鐘CLK2的狀態(tài)，根據(jù)該變化，調(diào)整時(shí)鐘CLK1的相位，由此將經(jīng)該相位調(diào)整的時(shí)鐘CLK1作為時(shí)鐘CLK2輸出。通過時(shí)鐘CLK2，確定多個(gè)門閂電路9a～9b的動(dòng)作計(jì)時(shí)，調(diào)整將主芯片1發(fā)出的命令，輸出給多個(gè)副芯片2a～2c的計(jì)時(shí)。
門閂電路9a～9c通過從時(shí)鐘相位調(diào)整電路10輸出的時(shí)鐘CLK2與判斷電路7發(fā)出的選擇信號(hào)，進(jìn)行控制，如果判斷電路7發(fā)出的選擇信號(hào)為H電平，則在此期間，獲取由選擇電路8或多個(gè)副芯片2發(fā)送的信號(hào)。如果采用這樣的方法，則可同時(shí)進(jìn)行選擇電路8的驅(qū)動(dòng)與信號(hào)傳送的計(jì)時(shí)調(diào)整，可對(duì)多個(gè)副芯片2之間的信號(hào)進(jìn)行控制。多個(gè)門閂電路9a～9c的輸出分別發(fā)送給輸入輸出部6a～6c，或發(fā)送給選擇電路8。所述多個(gè)門閂電路9a～9c可進(jìn)行雙向信號(hào)的發(fā)送接收，但是這些結(jié)構(gòu)在一個(gè)電路中，具有雙向門閂功能，也可將單向門閂電路分別沿反向組合，而具有雙向門閂功能。
此外，作為多個(gè)副芯片的第1、第2和第3DRAM2a～2c還可象DDR，DRAM或SLDRAM等那樣，在存儲(chǔ)器內(nèi)部，具有時(shí)鐘相位調(diào)整功能，或按照原樣使時(shí)鐘線折返，而具有用作數(shù)據(jù)時(shí)鐘的這樣功能。如果具有這些功能，在從DRAM輸出數(shù)據(jù)時(shí)，可在不對(duì)時(shí)鐘CLK1的計(jì)時(shí)進(jìn)行調(diào)整的情況下，實(shí)現(xiàn)輸出。
還有，由于從主芯片1輸出的信號(hào)(控制命令)發(fā)送給判斷電路7，并且還發(fā)送給選擇電路8，故該控制命令還發(fā)送給通過在發(fā)送該控制命令之前所選擇的總線，而已選擇的副芯片。于是，在各副芯片2a～2c中，分別具有下述判斷電路19a～19c，該電路在發(fā)送第1位為“0”的命令時(shí)，不將其看作命令。該判斷電路19a～19c在命令中的頭位為“1”的場(chǎng)合，確認(rèn)該命令為相對(duì)副芯片的命令。
圖5表示從主芯片輸出的命令組的結(jié)構(gòu)實(shí)例。在該圖中，命令組由8位構(gòu)成，在命令CIxx中，第1位表示發(fā)送信號(hào)優(yōu)先判斷信息，第2和第3位表示多個(gè)副芯片2a～2c的ID信息。第4～第8位雖具有數(shù)值，但是作為信息，沒有意義。所述發(fā)送信號(hào)優(yōu)先判斷信息指應(yīng)發(fā)送給判斷電路7，還是發(fā)送給選擇電路8的信號(hào)的判斷信息，在向判斷電路7發(fā)送信號(hào)時(shí)，該信息為“0”，在向選擇電路8發(fā)送信號(hào)時(shí)，該信息為“1”。另外，所述ID信息指選擇3個(gè)副芯片2a～2c中的哪個(gè)的信息，通過將第2和第3位A，B的兩個(gè)值組合，形成圖3(c)所示的信息。另外，在命令Cxx中，第1位表示發(fā)送信息優(yōu)先判斷信息，第2位表示是進(jìn)行數(shù)據(jù)讀取，還是進(jìn)行數(shù)據(jù)寫入的信息，第3～第8位表示讀取或?qū)懭霐?shù)據(jù)的地址信息。
還有，具有ID信息的命令中的前位的位數(shù)還可對(duì)應(yīng)于副芯片2a～2c的數(shù)量與總線的連接方法等，采用3位以上的任何值。如果按照此方式，可選擇多個(gè)副芯片，可對(duì)更多的副芯片(DRAM)進(jìn)行控制。此外，在本實(shí)施例中，從多個(gè)副芯片中，選擇一個(gè)副芯片，但是如果增加包含該ID信息的命令的前位位數(shù)，則可同時(shí)向多個(gè)副芯片發(fā)送多個(gè)命令。
下面對(duì)半導(dǎo)體集成電路系統(tǒng)110的動(dòng)作進(jìn)行具體描述。
圖4以示意方式表示圖1所示的半導(dǎo)體集成電路系統(tǒng)110的動(dòng)作的一個(gè)實(shí)例的，數(shù)據(jù)的讀取動(dòng)作的計(jì)時(shí)。該圖為下述場(chǎng)合，即，從主芯片(CPU)1發(fā)送命令，從所選擇的副芯片(DRAM)2a讀取數(shù)據(jù)。在這里，假定進(jìn)行命令與數(shù)據(jù)的傳遞的總線具有8位。在此場(chǎng)合，從主芯片1發(fā)出的命令作為多個(gè)芯片1，2a～2c之間的連接信息，包含從多個(gè)副芯片2a～2c的總線中選擇1根總線的選擇信息(包含副芯片的ID信息的命令CIxx)，并且包含副芯片2a的讀取地址(不包含副芯片的ID信息的命令Cxx)，如圖4所示，該連接信息與時(shí)鐘CLK1同步(與時(shí)鐘的上升和下降同步)，以分組方式，進(jìn)行傳送。在圖4中，總線B表示總線B上的信號(hào)的傳播的狀態(tài)。在于該總線B上的傳播信號(hào)中，首先從主芯片1輸出命令CIxx。此后，向目的副芯片2a發(fā)送命令(讀取命令)，通過副芯片2a，執(zhí)行該命令。之后，如果經(jīng)過規(guī)定的處理時(shí)間，從副芯片2a，輸出數(shù)據(jù)Dxx，將其傳送給主芯片1。
還有，該命令的發(fā)送可按照下述方式進(jìn)行，即如圖4(a)所示，連續(xù)地發(fā)送包含ID信息的命令信號(hào)CIxx，以及讀取地址等的命令Cxx，也可以如圖4(b)所示，最初發(fā)送包含ID信息的命令CIxx，之后發(fā)送讀取地址等的命令Cxx。
下面描述下述動(dòng)作，即多個(gè)副芯片2a～2c中的一個(gè)或多個(gè)副芯片從主芯片1，接收命令，執(zhí)行該命令，將通過執(zhí)行命令(讀取處理等)而獲得的數(shù)據(jù)輸出給主芯片與其它的多個(gè)副芯片2。
1)從1個(gè)副芯片2a向主芯片1輸出數(shù)據(jù)的場(chǎng)合在從主芯片向副芯片2a發(fā)送的命令執(zhí)行之后，將從副芯片2a輸出的數(shù)據(jù)輸出到輸入輸出部6a，發(fā)送給門閂電路9a。通過該門閂電路9a接收的數(shù)據(jù)通過時(shí)鐘CLK2與選擇信號(hào)Sa進(jìn)行控制，輸出給選擇電路8。在門閂電路9a中，如上所述，由于對(duì)應(yīng)于選擇信號(hào)Sa(H電平)的輸入，獲取數(shù)據(jù)，故進(jìn)行開關(guān)SWa驅(qū)動(dòng)，以及數(shù)據(jù)傳送的計(jì)時(shí)調(diào)整。在開關(guān)SWa的驅(qū)動(dòng)中，從主芯片1輸出包含開關(guān)SWa的ID信息的命令組，其通過判斷電路7接收，通過對(duì)該命令組進(jìn)行分析，將開關(guān)SWa的選擇信號(hào)Sa輸出給選擇電路8。另外，該選擇信號(hào)Sa同時(shí)還輸出給門閂電路9a。通過副芯片讀取的數(shù)據(jù)從選擇電路8，發(fā)送給輸入輸出部6，從該輸入輸出部6，發(fā)送給主芯片1。
2)從多個(gè)芯片2a～2c輸出主芯片1的數(shù)據(jù)的場(chǎng)合作為動(dòng)作的一個(gè)實(shí)例，如圖6所示，下面對(duì)從主芯片1依次向多個(gè)副芯片2a，2b，2c，發(fā)送命令的場(chǎng)合進(jìn)行描述。圖6中的總線B呈現(xiàn)在總線B上傳播信號(hào)的狀態(tài)。
作為從主芯片1輸出的命令，首先在計(jì)時(shí)T1，發(fā)送包含副芯片2a的ID信息的命令CIa1，與副芯片2a建立傳送線路。之后，在計(jì)時(shí)T3，向副芯片2a發(fā)送命令(比如，讀取命令)Ca1。然后，在下一計(jì)時(shí)T4，發(fā)送包含副芯片2a的ID信息的命令CIb1，由此切斷與副芯片2a的傳送線路，與副芯片2b建立傳送線路。接著，在T6的計(jì)時(shí)，向副芯片2b發(fā)送命令Cb1。在計(jì)時(shí)T7～T9，也進(jìn)行同樣的動(dòng)作。在進(jìn)行計(jì)時(shí)T4～T9的動(dòng)作期間，在該圖中的計(jì)時(shí)T5，輸出下述數(shù)據(jù)Da1，該數(shù)據(jù)是執(zhí)行發(fā)送給所述副芯片2a的命令Ca1而獲得的，該數(shù)據(jù)Da1輸入到門閂電路9a中，通過門閂控制信號(hào)C9a，臨時(shí)保存于門閂電路9a中。
然后，在T10的計(jì)時(shí)，從主芯片1，發(fā)送包含副芯片2a的ID信息的命令CIa，與副芯片2a建立傳送線路。此時(shí)，還同時(shí)從判斷電路7，向門閂電路9a發(fā)送選擇信號(hào)Sa，保存于該門閂電路9a中的數(shù)據(jù)Da1在計(jì)時(shí)T11，輸出給選擇電路8。之后，數(shù)據(jù)Da1通過選擇電路8，總線B，輸出給主芯片1。之后，在與副芯片2a建立了傳送線路的狀態(tài)，在下一計(jì)時(shí)T12，從主芯片1，將下一命令發(fā)送給副芯片2a。對(duì)剩余的副芯片2b，2c，按照?qǐng)D6的計(jì)時(shí)，進(jìn)行相同的動(dòng)作。
通過所述的動(dòng)作，可發(fā)送接收主芯片1與多個(gè)副芯片2a～2c的命令和數(shù)據(jù)，可對(duì)多個(gè)副芯片2a～2c進(jìn)行控制。另外，通過按照所述方式，調(diào)整命令與數(shù)據(jù)的發(fā)送接收計(jì)時(shí)，可防止在同一計(jì)時(shí)，在同一總線上，命令與數(shù)據(jù)相混合。
圖7表示下述場(chǎng)合的計(jì)時(shí)，在該場(chǎng)合，從主芯片1發(fā)出的命令的信號(hào)發(fā)送任意地在多個(gè)副芯片2a～2c中進(jìn)行。圖7中的總線B呈現(xiàn)在總線B上傳播信號(hào)的狀態(tài)。在圖7的動(dòng)作中，從主芯片1，向副芯片傳送命令的順序?yàn)楦毙酒?a，2c，2b，2c，2a，2b，2a，2c的順序。
為了從主芯片1，將命令Ca1傳送給副芯片2a，主芯片1首先在T1計(jì)時(shí)，發(fā)送包含副芯片2a的ID信息的命令CIa1，驅(qū)動(dòng)開關(guān)SWa，與副芯片2a，建立傳送線路。之后，將命令(讀取命令)Ca1，傳送給副芯片2a。該副芯片2a接收命令Ca1，執(zhí)行該命令，輸出數(shù)據(jù)Da1。開關(guān)SWa保持其狀態(tài)，直至該數(shù)據(jù)Da1發(fā)送給主芯片1。接著，在數(shù)據(jù)Da1發(fā)送給主芯片1之后，從副芯片，輸出包含下一副芯片2c的ID信息，切斷與副芯片2a的傳送線路，并且與副芯片2c，建立傳送線路，在T6計(jì)時(shí)，將命令(讀取命令)Cc1發(fā)送給副芯片2c。之后進(jìn)行相同的動(dòng)作。
通過進(jìn)行所述的動(dòng)作，可相對(duì)多個(gè)副芯片2a～2c，進(jìn)行任意的信號(hào)發(fā)送接收，可對(duì)多個(gè)副芯片進(jìn)行任意控制。另外，由于在傳送線路建立期間，傳送多個(gè)命令，故可連續(xù)地傳送接收命令與數(shù)據(jù)。
此外，雖然在本實(shí)施例中未給出，但是如果使傳送給判斷電路7的副芯片的ID信息變化，則不僅可將主芯片1與副芯片連接，而且還可將副芯片2之間連接。比如，在副芯片2a～2c為具有運(yùn)算功能的芯片的場(chǎng)合，輸出包含副芯片2a的ID信息的命令組，在主芯片1與副芯片2之間的傳送線路建立連接之后，將命令發(fā)送給副芯片2a。然后，由主芯片1，輸出包含連接2個(gè)副芯片2a，2b的ID信息的命令組，在這些副芯片2a，2b的傳送線路上建立連接。通過副芯片2a執(zhí)行從主芯片1發(fā)送的命令，通過該執(zhí)行而獲得的數(shù)據(jù)通過所述建立的傳送線路，傳送給副芯片2b，該執(zhí)行數(shù)據(jù)還可全部在副芯片2b中進(jìn)行單獨(dú)的處理。
還有，選擇電路8還可相對(duì)由多位形成的總線中的各位，每次1個(gè)地設(shè)置。對(duì)命令組中所包括的副芯片的ID信息進(jìn)行定義，比如，如果與主芯片1有關(guān)的總線B中的第1位與副芯片2a的總線Ba的第1位連接，第2位與副芯片2b的總線Bb的第2位連接，以及副芯片2a的總線Ba的第3位與副芯片2c的總線Bc的第3位連接，則可同時(shí)在主芯片1與副芯片之間，或在多個(gè)副芯片之間，分別進(jìn)行信號(hào)發(fā)送接收。
實(shí)施例2圖8表示本發(fā)明實(shí)施例2的半導(dǎo)體集成電路系統(tǒng)110。在所述實(shí)施例1中，各芯片1，2a～2c與選擇裝置3分別通過具有規(guī)定位的1根總線B，Ba～Bc連接，作為其替換方式，在本實(shí)施例中，設(shè)置命令總線與數(shù)據(jù)總線這兩根總線，可采用所述的命令，向總線選擇裝置發(fā)送總線切換信息。
在圖8中的半導(dǎo)體集成電路系統(tǒng)110中，總線選擇裝置3a按照下述方式設(shè)置，該方式為其四周由4個(gè)芯片1，2a～2c圍繞，從總線選擇裝置3a，到這些芯片1，2a～2c的相應(yīng)距離是相等的。該設(shè)置也與所述實(shí)施例1的半導(dǎo)體集成電路系統(tǒng)相同。主芯片1與總線選擇裝置3a分別通過兩根總線，即命令總線CB和數(shù)據(jù)總線DB連接，該兩根總線具有分別傳送命令和數(shù)據(jù)的多位(n位)。多個(gè)副芯片2a～2c與總線選擇裝置3a也可分別通過傳送命令和數(shù)據(jù)的命令總線CBa～CBc和數(shù)據(jù)總線DBa～DBc連接。將所述主芯片1與總線選擇裝置3a連接的命令總線CB同時(shí)用作下述連接信息總線，該總線傳送表示多個(gè)芯片1，2a～2c之間的連接的連接信息。
如圖8所示，總線選擇裝置3a的內(nèi)部包括輸入輸出部4，其經(jīng)由具有多位的傳送線路形成的命令總線CB，進(jìn)行主芯片1與命令的發(fā)送接收；輸出優(yōu)先選擇電路(輸出優(yōu)先選擇機(jī)構(gòu))12，其從該輸入輸出部4，接收命令，對(duì)該命令是否包含進(jìn)行多個(gè)副芯片之間的連接的連接信息進(jìn)行分析，根據(jù)該分析結(jié)果，對(duì)該命令的輸出優(yōu)先進(jìn)行選擇；判斷電路(判斷機(jī)構(gòu))13，其從該輸出先選擇電路12，接收命令，對(duì)多個(gè)副芯片2a～2c的連接信息進(jìn)行分析，輸出該分析結(jié)果(選擇信號(hào))；命令總線選擇電路14，其設(shè)置于將主芯片1與多個(gè)副芯片2a～2c連接的命令總線CB，CBa～CBc之間的交點(diǎn)；數(shù)據(jù)總線選擇電路15，其設(shè)置于將所述主芯片1與多個(gè)副芯片2a～2c連接的數(shù)據(jù)總線DB，DBa～DBc之間的交點(diǎn)。這兩個(gè)選擇電路14，15接收所述判斷電路13發(fā)出的判斷結(jié)果，對(duì)主芯片1與多個(gè)副芯片2a～2c之間，以及副芯片2a～2c之間的命令總線或數(shù)據(jù)總線進(jìn)行切換，并選擇。
此外，在所述總線選擇裝置3a的內(nèi)部，包括命令輸入輸出用的輸入輸出部(控制信號(hào)輸出機(jī)構(gòu)和控制信號(hào)輸入機(jī)構(gòu))6、8、10，以及數(shù)據(jù)輸入輸出用的輸入輸出部(數(shù)據(jù)輸入機(jī)構(gòu)和數(shù)據(jù)輸出機(jī)構(gòu))5、7、9、11。所述輸入輸出部6、8、10將經(jīng)選擇電路14，從主芯片1發(fā)送的命令通過命令總線CBa～CBc，輸出給多個(gè)副芯片2a～2c。另外，所述輸入輸出部7、9、11通過數(shù)據(jù)總線DBa～DBc，在其與選擇電路15之間，發(fā)送接收多個(gè)副芯片2a～2c發(fā)出的數(shù)據(jù)，或發(fā)送給這些芯片的數(shù)據(jù)。此外，輸入輸出部5將經(jīng)選擇電路15，從多個(gè)副芯片2a～2c發(fā)送的數(shù)據(jù)，通過數(shù)據(jù)總線DB輸出給主芯片1。
如圖8所示，圖8所示的選擇電路14，15分別設(shè)置于將主芯片1與多個(gè)副芯片2a～2c連接的總線CB，CBa～CBc的交點(diǎn)，以及數(shù)據(jù)總線DB，DBa～DBc的交點(diǎn)。這些選擇電路14，15的設(shè)置是可進(jìn)行各種更改的。比如，也可將命令總線選擇電路設(shè)置于命令總線CB，CBa～CBc的交點(diǎn)處，將數(shù)據(jù)總線選擇電路設(shè)置于數(shù)據(jù)總線DB，DBa～DBc的交點(diǎn)處，并且將總線選擇電路設(shè)置于命令總線CB，CBa～CBc與數(shù)據(jù)總線DBa，DBc的交點(diǎn)，將總線選擇電路設(shè)置于命令總線CBa，CBc與數(shù)據(jù)總線DB，DBb的交點(diǎn)。如果采用這樣的結(jié)構(gòu)，由于比如，通過數(shù)據(jù)總線DBa，從副芯片2a輸出的數(shù)據(jù)可通過另一副芯片2b的命令總線CBb，作為命令輸入，故可在多個(gè)芯片之間，共同享有命令與數(shù)據(jù)。此外，還可適當(dāng)?shù)剡x擇半導(dǎo)體集成電路系統(tǒng)中的主芯片1與副芯片2的數(shù)量。
如圖9所示，圖8所示的輸出先選擇電路12包括輸入部121，其接收從圖8的輸入輸出部4輸出的命令；分析部122，其對(duì)所述輸入的命令是否包含多個(gè)副芯片2a～2c的連接信息進(jìn)行分析；選擇部123，其對(duì)應(yīng)于所述分析結(jié)果，對(duì)向圖8中的判斷電路13，或向選擇電路14輸出其命令進(jìn)行選擇；輸出部124，125，其分別向圖8中的判斷電路13和選擇電路14，輸出命令。
如圖10所示，圖8所示的判斷電路13包括輸入部131，其接收從圖8的選擇電路12輸出的命令；判斷部132，其對(duì)通過輸入部131接收的命令進(jìn)行分析，發(fā)生對(duì)多個(gè)選擇電路14、15中的至少一個(gè)進(jìn)行選擇的選擇信號(hào)；門閂部133，其由2個(gè)門閂電路133a，133b形成，其保持從所述判斷部132輸出的選擇信號(hào)的狀態(tài)，直至輸入下一選擇信號(hào)；輸出部134a，134b，其分別向圖8所示的選擇電路14，15、輸出從該門閂部133中的門閂電路133a，133b輸出的選擇信號(hào)。
所述判斷部132與門閂部133，通過控制線135a，135b連接。該控制線135a，135b除了作為傳送向圖8所示的選擇電路14，15輸出的選擇信號(hào)的傳送線路以外，還構(gòu)成用于傳送對(duì)門閂電路133a，133b進(jìn)行控制的控制命令的控制線。所述門閂電路133a，133b通過所述判斷部132發(fā)出的控制命令進(jìn)行控制，比如，如果向控制線135a輸入“0(L電平)，向控制線135b輸入“1”(H電平)的控制命令，則門閂電路133a不接收從判斷部132發(fā)送的選擇信號(hào)，而保持之前的狀態(tài)，門閂電路133b接收選擇信號(hào)，輸出向選擇電路15輸入的選擇信號(hào)。在兩個(gè)所述的控制命令均為“1”的場(chǎng)合，輸出分別輸入選擇電路14，15的選擇信號(hào)。通過該控制命令，可進(jìn)行選擇信號(hào)的輸出優(yōu)先的選擇與計(jì)時(shí)調(diào)整。
圖8所示的選擇電路14，15分別設(shè)置于各自來自主芯片1與多個(gè)副芯片2a～2c的命令總線CB，CBa～CBc以及數(shù)據(jù)總線DB，DBa～DBc的相應(yīng)交點(diǎn)，如圖11(a)，(b)所示，其內(nèi)部結(jié)構(gòu)是這樣的，在將主芯片1與多個(gè)副芯片2a～2c之間分別連接的命令總線CB，CBa～CBc和數(shù)據(jù)總線DB，DBa～DBc上，設(shè)置相應(yīng)的總線連接開關(guān)SWa～SWf，這些開關(guān)SWa～SWf通過從所述判斷部132發(fā)出的選擇信號(hào)，進(jìn)行切換。
在對(duì)半導(dǎo)體集成電路系統(tǒng)110的動(dòng)作進(jìn)行描述之前，首先對(duì)與本系統(tǒng)有關(guān)的命令組的結(jié)構(gòu)進(jìn)行描述。
圖12為本實(shí)施例所采用的命令組的示意圖，圖13表示相對(duì)圖12所示的各命令的輸入的判斷電路13的判斷結(jié)果。在這里，假定傳遞命令與數(shù)據(jù)的命令總線CB，CBa～CBc以及數(shù)據(jù)總線DB，DBa～DBc的總線寬度為7位?？蛇m當(dāng)?shù)馗淖冞@些總線的總線寬度。
在圖12所示的命令組中，總線選擇控制命令CIxx中的第1位為表示由選擇電路14，還是由判斷電路13優(yōu)先發(fā)送的發(fā)送優(yōu)先信息，第2和第3位為對(duì)兩個(gè)選擇道路14，15中的哪個(gè)進(jìn)行控制的信息，第4和第5位為相對(duì)選擇電路14的控制信息，第6和第7位為相對(duì)選擇電路15的控制信息。另外，副控制命令Cxx中的第1位為所述發(fā)送優(yōu)先信息，第2位為數(shù)據(jù)讀取，或?qū)懭氲膭?dòng)作信息，第3～第7位為讀取或?qū)懭霐?shù)據(jù)的地址信息。另外，數(shù)據(jù)Dxx中的第1位為所述發(fā)送優(yōu)先信息，第2位為數(shù)據(jù)讀取，或?qū)懭氲膭?dòng)作信息，第3～第7位為寫入數(shù)據(jù)。圖13表示這些位的值與通過判斷電路13的判斷結(jié)果。
圖8所示的輸出優(yōu)先選擇電路12對(duì)所述控制命令CIxx和數(shù)據(jù)Dxx中的相應(yīng)第1位(A)進(jìn)行檢測(cè)，對(duì)該命令是包含多個(gè)副芯片的連接信息(A=0)，還是包含該連接信息(A=1)的情況進(jìn)行分析，在包含所述連接信息的場(chǎng)合，在不包含選擇判斷電路13的場(chǎng)合下，選擇選擇電路14，第2位以后的命令或數(shù)據(jù)供給所選擇的電路使用。在該選擇中，初期設(shè)定狀態(tài)指A=1。由此，只要不是A=0，命令便以無視其輸出優(yōu)先選擇電路12的形式，輸出給選擇電路14。如果設(shè)置這樣的初期設(shè)定狀態(tài)，在不打算將連續(xù)的命令傳送給選擇電路14的場(chǎng)合，由于不接收每次判斷電路13的分析，故可順利地進(jìn)行命令傳送。下面參照?qǐng)D12和圖13，對(duì)各命令的分析進(jìn)行描述。
(1)A=0的場(chǎng)合在圖8中，命令從輸出優(yōu)先選擇電路12，輸出給判斷電路13。在判斷電路13中，通過該命令的第2和第3位(B，C)的組合通過判斷部132進(jìn)行分析，進(jìn)行判斷，該判斷部132發(fā)生向門閂電路133a，133b的控制命令，并且對(duì)其控制，對(duì)將由判斷電路13輸出的判斷信號(hào)，發(fā)送給選擇電路14和選擇電路15中的任一個(gè)或雙方進(jìn)行控制。
命令的第4和第5位(D，E)，以及第6和第7位(F，G)通過判斷電路13中的判斷部132進(jìn)行分析、判斷，發(fā)生對(duì)選擇電路14和選擇電路15中的至少一個(gè)進(jìn)行切換控制的信號(hào)。
(2)A=1的場(chǎng)合在命令的第2～第7位，形成發(fā)送給所選擇的副芯片的命令。此外，這些命令中的位的分開與組合，總線寬度可根據(jù)需要進(jìn)行改變。
下面對(duì)半導(dǎo)體集成電路系統(tǒng)110的動(dòng)作進(jìn)行具體描述。
圖16以示意方式表示下述動(dòng)作的計(jì)時(shí)，該動(dòng)作指作為圖8所示的半導(dǎo)體集成電路系統(tǒng)110的動(dòng)作的一個(gè)實(shí)例，從主芯片(CPU)1，通過命令總線CB，向多個(gè)副芯片(DRAM)2a～2c發(fā)送命令，通過相應(yīng)的副芯片2a，2b，2c執(zhí)行命令，通過數(shù)據(jù)總線DB，將所執(zhí)行的數(shù)據(jù)輸出給主芯片1而讀取。
在該圖中的CLK1中，通過時(shí)鐘，表示命令總線CB和數(shù)據(jù)總線DB的，圖8的命令總線CB和數(shù)據(jù)總線DB上的信號(hào)的狀態(tài)，SWa～SWf中的，圖1中的選擇開關(guān)的連接狀態(tài)。在這里，具有H電平，沒有L電平。
首先，在最初，在計(jì)時(shí)T1，為了將命令優(yōu)先發(fā)送到圖8所示的判斷電路13一側(cè)，從主芯片1輸出控制命令JC。該控制命令JC中的，比如全部的位為“0”。由于該控制命令JC中的第1位為“0”，故根據(jù)圖13所示的判斷結(jié)果，將命令的發(fā)送優(yōu)先選擇到判斷電路13一側(cè)。
接著，在計(jì)時(shí)T2，從主芯片1發(fā)送包含多個(gè)副芯片的連接信息的命令CI1，在判斷電路13中進(jìn)行分析，判斷。在通過該判斷電路13的判斷結(jié)果中，由于命令中的第2和第3位的值均為“1”，故共同對(duì)選擇電路14，15進(jìn)行控制，由于下面的第4和第5位的值為“0”、“1”，第6和第7位的值為“1”、“0”，故發(fā)生并輸出將選擇電路14的開關(guān)SWa打開，將選擇電路15的開關(guān)SWe打開的選擇信號(hào)。接著，通過所輸出的選擇信號(hào)，選擇電路14的開關(guān)SWa打開，建立與副芯片2a的命令總線CB的連接。
然后，在計(jì)時(shí)T3～T5，將目的命令Ca1～Ca3發(fā)送給副芯片2a。該命令Ca1中的第1(最前位)位為“1”。于是，該命令按照原樣，從命令總線CB通過輸出優(yōu)先選擇電路12，輸出給選擇電路14。不通過判斷電路13進(jìn)行處理。其原因在于在優(yōu)先輸出選擇電路12中，初期設(shè)定狀態(tài)為A=1。通過這樣的動(dòng)作，可實(shí)現(xiàn)命令傳送的高效率。
接著，如果從主芯片1，發(fā)生向另一副芯片2c發(fā)送命令的要求，則為了改變輸出優(yōu)先選擇電路12的連接狀態(tài)，在計(jì)時(shí)T6，命令再次通過命令總線CB，發(fā)送給輸出優(yōu)先選擇電路12，將命令發(fā)送優(yōu)先切換到判斷電路13一側(cè)。接著，在下一計(jì)時(shí)T7，發(fā)送包含多個(gè)芯片之間的連接信息的命令CI2，將選擇電路14的開關(guān)SWc打開，在此之前將所打開的開關(guān)SWa關(guān)閉，切換命令總線CB的連接狀況。
然后，在計(jì)時(shí)T8～T10，將命令Cc1～Cc3發(fā)送給副芯片2c。另外，在同時(shí)，在計(jì)時(shí)T7，將選擇電路15的開關(guān)SWd打開，將開關(guān)SWe關(guān)閉，切換數(shù)據(jù)總線DB的連接狀況，將通過副芯片2a執(zhí)行而獲得的數(shù)據(jù)Da1～Da3輸入副芯片1。
通過依次反復(fù)進(jìn)行所述的動(dòng)作，可向多個(gè)副芯片，傳送命令和數(shù)據(jù)。另外，在打算發(fā)送命令時(shí)與打算輸入數(shù)據(jù)時(shí)，通過任意地對(duì)控制命令JC，以及對(duì)包含連接信息的命令進(jìn)行發(fā)送，切換總線的連接狀況，可任意地對(duì)朝向多個(gè)副芯片2a～2c的命令和數(shù)據(jù)的傳送進(jìn)行控制。
實(shí)施例3圖14表示本發(fā)明實(shí)施例3的半導(dǎo)體集成電路系統(tǒng)11的方框圖。
本實(shí)施例的特征在于主芯片1與總線選擇裝置3b通過下述總線連接，該總線指作為傳送包含多個(gè)副芯片之間的連接信息的命令的專用的連接信息總線的控制總線EB。
在圖14中，主芯片1與總線選擇裝置3b分別通過下述總線連接，該總線指分別傳送命令和數(shù)據(jù)的，具有多位的命令總線CB和數(shù)據(jù)總線DB，并且所述主芯片1與總線選擇裝置3b通過下述總線連接，該總線指?jìng)魉桶鄠€(gè)芯片之間的連接信息的命令的，具有多位的控制總線EB。同樣，多個(gè)副芯片2a～2c與總線選擇裝置3b也分別通過下述總線連接，該總線指分別傳送命令與數(shù)據(jù)的命令總線CBa～CBc和數(shù)據(jù)總線DBa～DBc。
如圖14所示，總線選擇裝置3b的內(nèi)部包括輸入輸出部4，其按照由具有多個(gè)位的傳送線路形成的命令總線CB，進(jìn)行命令的發(fā)送接收；輸入輸出部18，其按照由具有多個(gè)位的傳送線路形成的控制總線EB，進(jìn)行命令的發(fā)送接收；判斷電路(判斷機(jī)構(gòu))132，其從所述輸入輸出部18接收命令，對(duì)多個(gè)芯片之間的連接信息進(jìn)行分析，判斷，輸出該判斷結(jié)果；命令總線選擇電路142，其設(shè)置于將主芯片1與多個(gè)副芯片2a～2c連接的命令總線CB，CBa～CBc的交點(diǎn)；數(shù)據(jù)總線選擇電路152，其設(shè)置于主芯片1與多個(gè)副芯片2a～2c連接的數(shù)據(jù)總線DB，DBa～DBc的交點(diǎn)。這些選擇電路142，152接收所述判斷電路132發(fā)出的判斷結(jié)果，根據(jù)該判斷結(jié)果，分別切換選擇所述的命令總線或數(shù)據(jù)總線的連接，將主芯片1與多個(gè)副芯片2之間，以及副芯片2本身之間連接。
另外，所述總線選擇裝置3b包括輸入輸出部(控制命令輸入機(jī)構(gòu))4，其經(jīng)命令總線CB，在與主芯片1之間，接收對(duì)副芯片進(jìn)行控制的命令(控制命令)；輸入輸出部18，其經(jīng)控制總線EB，在與主芯片1之間接收下述命令(下面稱為“連接命令”)；該命令包含多個(gè)芯片1，2a～2c之間的連接信息；輸入輸出部(控制命令輸出機(jī)構(gòu))6、8、10，其將通過選擇電路142，從主芯片1發(fā)送的控制命令，輸出給多個(gè)副芯片2a～2c；輸入輸出部(數(shù)據(jù)輸入機(jī)構(gòu)和數(shù)據(jù)輸出機(jī)構(gòu))7、9、11，其通過數(shù)據(jù)總線DBa～DBc，在與選擇電路152之間，接收多個(gè)副芯片2a～2c發(fā)出的數(shù)據(jù)；輸入輸出部(數(shù)據(jù)輸出機(jī)構(gòu))5，其通過數(shù)據(jù)總線DB，將經(jīng)選擇電路152，從多個(gè)副芯片2a～2c發(fā)送的數(shù)據(jù)，輸出給主芯片1。
如圖14所示，所述選擇電路142，152分別設(shè)置于將主芯片1與多個(gè)副芯片2a～2c連接的命令總線CB，CBa～CBc的交點(diǎn)，以及數(shù)據(jù)總線DB，DBa～DBc的交點(diǎn)。另外，選擇電路的設(shè)置不限于本實(shí)施例，例如除可將選擇電路設(shè)置于命令總線的交點(diǎn)、數(shù)據(jù)總線的交點(diǎn)之外，還可設(shè)置于命令總線與數(shù)據(jù)總線的各交點(diǎn)。如果采用這樣的結(jié)構(gòu)，按照所述實(shí)施例2中所描述的方式，可共同享有多個(gè)芯片之間的命令與數(shù)據(jù)。
圖14的判斷電路132、選擇電路142、152的結(jié)構(gòu)與所述實(shí)施例2所示的判斷電路13、選擇電路14、15的結(jié)構(gòu)相同。
在對(duì)半導(dǎo)體集成電路系統(tǒng)111的動(dòng)作進(jìn)行描述之前，先對(duì)與該系統(tǒng)的動(dòng)作有關(guān)的命令組的結(jié)構(gòu)進(jìn)行描述。
圖15為包含本實(shí)施例所采用的多個(gè)芯片之間的連接信息的命令組的示意圖。在這里，假定下述場(chǎng)合，即進(jìn)行包含多個(gè)芯片之間的連接信息的命令的傳遞的控制總線EB的總線寬度為6位。命令總線CB，CBa～CBc和數(shù)據(jù)總線DB，DBa～DBc的總線寬度為n位(n為任意的值)。
在圖15中，對(duì)命令組的結(jié)構(gòu)進(jìn)行了說明。通過判斷部132判斷該命令的第1，第2位(A，B)的組合，該判斷部132發(fā)生控制命令，對(duì)門閂電路133a，133b進(jìn)行控制，對(duì)從判斷電路13輸出的判斷信號(hào)是優(yōu)先發(fā)送給選擇電路142，還是優(yōu)先發(fā)送給選擇電路152。命令中的第3和第4位(C，D)，以及第5和第6位(E，F(xiàn))在判斷部132中進(jìn)行分析，判斷。發(fā)生選擇選擇電路142和選擇電路152中的至少一個(gè)的選擇信號(hào)。此外，由于第1～第6位的各值的組合和其內(nèi)容與第2實(shí)施例中的圖13相同，故省略對(duì)其的描述。另外，根據(jù)需要，可改變這些命令中的位的分開與組合，或位寬度。
下面對(duì)半導(dǎo)體集成電路系統(tǒng)111的動(dòng)作進(jìn)行具體描述。
圖17以示意方式表示下述動(dòng)作的計(jì)時(shí)，該動(dòng)作指作為圖14所示的半導(dǎo)體集成電路系統(tǒng)111的動(dòng)作的一個(gè)實(shí)例，從主芯片(CPU)1，通過命令總線CB，朝向多個(gè)副芯片(DRAM)2a～2c發(fā)送命令，通過相應(yīng)的副芯片2a，2b，2c，執(zhí)行命令，通過數(shù)據(jù)總線DC，將所執(zhí)行的數(shù)據(jù)輸出給主芯片1而讀取。另外，從主芯片1，相對(duì)總線選擇裝置3b，通過控制總線EB，發(fā)送包含多個(gè)芯片之間的連接信息的命令。
在該圖中，在CLK1中，通過時(shí)鐘，命令總線CB，數(shù)據(jù)總線DB，控制總線EB分別呈現(xiàn)命令總線CB，數(shù)據(jù)總線DB，控制總線EB上的信號(hào)的狀態(tài)，SWa～SWf分別呈現(xiàn)圖11的選擇開關(guān)的連接狀態(tài)。
首先，在最初，在這里，計(jì)時(shí)T1～T4的動(dòng)作指已通過判斷電路132的選擇信號(hào)將主芯片1與副芯片2a之間的命令總線CB，CBa連接。接著，在此狀態(tài)，在命令總線CB上，具有從主芯片1發(fā)送給副芯片2a的命令C1～C4，該命令C1～C4通過所連接的命令CB，CBa，發(fā)送給副芯片2a。
接著，如果在主芯片1中，發(fā)生朝向副芯片2b的命令發(fā)送要求，為了建立副芯片2b的命令總線CBb，副芯片2a的數(shù)據(jù)總線DBa的相應(yīng)連接，在計(jì)時(shí)T4，計(jì)時(shí)T5，通過主芯片1，借助控制總線EB，向判斷電路132發(fā)送包含多個(gè)芯片之間的連接信息的命令I(lǐng)b1，Id1(參照?qǐng)D15)。該命令I(lǐng)b1，Id1分別通過判斷電路132分析，將選擇信號(hào)輸出給選擇電路14，15。然后，在計(jì)時(shí)T5，將圖11(a)中的開關(guān)SWa關(guān)閉，將開關(guān)SWb打開，建立主芯片1與副芯片2b之間的命令總線CB，CBb的連接。另外，在計(jì)時(shí)T6，將圖11(b)的開關(guān)SWf關(guān)閉，將開關(guān)SWd打開，建立主芯片1與副芯片2a的數(shù)據(jù)總線DB，DBa的連接。
然后，在計(jì)時(shí)T6～T9，從圖14中的主芯片1，朝向副芯片2b，通過命令總線CB發(fā)送命令C5～C8。此外，在計(jì)時(shí)T7～T10，從副芯片2a，向主芯片1，通過數(shù)據(jù)總線DB輸入數(shù)據(jù)D1～D4。
通過依次反復(fù)進(jìn)行所述的動(dòng)作，切換總線連接狀況，可在多個(gè)副芯片之間傳送命令和數(shù)據(jù)。此外，在打算發(fā)送命令時(shí)與打算輸入數(shù)據(jù)時(shí)，通過任意地發(fā)送包含連接信息的命令，可任意地對(duì)多個(gè)副芯片2a～2c之間的命令和數(shù)據(jù)的傳送進(jìn)行控制。
圖19以示意方式表示圖14所示的半導(dǎo)體集成電路系統(tǒng)111的動(dòng)作的一個(gè)實(shí)例，即在從副芯片2a，通過數(shù)據(jù)總線DC，朝向主芯片1輸出數(shù)據(jù)期間，從主芯片(CPU)1，通過命令總線CB，朝向多個(gè)副芯片(DRAM)2a，2b，2c發(fā)送命令的動(dòng)作的計(jì)時(shí)。另外，從主芯片1，朝向總線選擇裝置3b，通過控制總線EB發(fā)送包含多個(gè)芯片之間的連接信息的命令。
首先，在最初，在這里，計(jì)時(shí)T1～T4的動(dòng)作指已通過判斷電路132發(fā)出的選擇信號(hào)將主芯片1與副芯片2a之間的命令總線CB，CBa連接。另外，在此狀態(tài)，在命令總線CB上，具有從主芯片1朝向副芯片2a發(fā)送的命令C1～C4，該命令C1～C4發(fā)送給副芯片2a。
在計(jì)時(shí)T4，通過控制總線EB，從主芯片1輸出將圖11(a)的開關(guān)關(guān)閉的命令I(lǐng)a1。接著，在計(jì)時(shí)T5，為了將數(shù)據(jù)總線DBa與數(shù)據(jù)總線DB連接，從主芯片1，通過控制總線EB輸出命令I(lǐng)d1。在建立所述連接之后，從副芯片2a輸出的數(shù)據(jù)D1～D14通過數(shù)據(jù)總線DB，發(fā)送給主芯片1。在此期間，圖11(b)的選擇開關(guān)SWd的狀態(tài)通過門閂電路133b保持。在此期間，在控制總線EB上，在計(jì)時(shí)T6，從主芯片1輸出將開關(guān)SWb打開的命令I(lǐng)b1，建立命令總線CB與命令總線CBb的連接。
此后，在計(jì)時(shí)T8，T9，將從主芯片1輸出的命令C5，C6輸出給副芯片2b。接著，在該計(jì)時(shí)T9，為了切換控制總線CB與命令總線CBb的連接，從主芯片1，通過控制總線EB，輸出命令I(lǐng)B2。
然后，在下一計(jì)時(shí)T10，為了建立與副芯片2c的命令總線CB，CBc的連接，從主芯片1，通過控制總線EB，輸出命令I(lǐng)c2。接著，在計(jì)時(shí)T12以后的時(shí)刻，朝向副芯片2c發(fā)送命令C7～C15。
通過所述的動(dòng)作，在于一方連續(xù)地輸出數(shù)據(jù)的同時(shí)，可在另一方相對(duì)多個(gè)副芯片發(fā)送命令。
還有，雖然在本實(shí)施例中未示出，但是如果采用下述結(jié)構(gòu)，則不僅可將主芯片1與副芯片2連接，而且可將各副芯片2之間連接，該結(jié)構(gòu)指改變圖14的選擇電路142，152，如圖18所示，在命令總線CB，數(shù)據(jù)總線DB上，設(shè)置開關(guān)SW1～SW14，通過判斷電路132發(fā)出的選擇信號(hào)，對(duì)相應(yīng)的開關(guān)SW1～SW14進(jìn)行控制。
比如，在圖14中的副芯片2a，2b，2c為具有運(yùn)算功能的芯片的場(chǎng)合，首先，在最初，為了將主芯片1與芯片2c的命令總線CB，CBc連接，通過主芯片1，借助控制總線EB，將用于使命令總線CB，CBa連接的命令輸出給判斷電路132，建立命令總線CB，CBc的連接。此后，通過主芯片1，借助命令總線CB，CBc，向副芯片2c發(fā)送命令，執(zhí)行該命令。在該命令執(zhí)行后，在通過數(shù)據(jù)總線DBc，輸出通過副芯片2c執(zhí)行的數(shù)據(jù)之前，將用于使數(shù)據(jù)總線DBc與命令總線CBb連接的命令，從主芯片1輸出給判斷電路132，通過判斷電路132對(duì)該命令進(jìn)行分析，判斷，通過從判斷電路132輸出的選擇信號(hào)，將圖18中的開關(guān)SW7，SW8打開，由此建立副芯片2c，2b中的數(shù)據(jù)總線DBc，CBb的連接，如果采用該方式，可將副芯片2c發(fā)出的數(shù)據(jù)發(fā)送給副芯片2b。副芯片2b還可將該數(shù)據(jù)作為命令接收，進(jìn)行單獨(dú)的處理。通過進(jìn)行這樣的總線連接切換，可在多個(gè)芯片之間，共同享有命令與數(shù)據(jù)，有效地執(zhí)行必需的多項(xiàng)處理的程序等。
實(shí)施例4圖20表示本發(fā)明實(shí)施例4。該圖表示具有1個(gè)主芯片1和7個(gè)副芯片2a～2g，以及總線選擇裝置3c的半導(dǎo)體集成電路系統(tǒng)。在該圖中，與前述的實(shí)施例相同，總線選擇裝置3c獨(dú)立于主芯片1設(shè)置，并且所述7個(gè)副芯片2a～2g也設(shè)置于實(shí)質(zhì)上相對(duì)主芯片1，等距離的位置上。因此，分別將所述副芯片2a～2g與總線選擇裝置3c連接的總線Ba～Bg，以及將副芯片1與總線選擇裝置3c連接的總線的長(zhǎng)度基本相等，并且較短。
于是，同樣在本實(shí)施例中，由于各總線之間所傳送的信號(hào)的傳送延遲的誤差極小，故芯片1與2a～2g這8個(gè)芯片之間的命令與數(shù)據(jù)的發(fā)送能高速地進(jìn)行。
按照所述方式，在本發(fā)明中，由于總線選擇裝置與主芯片單獨(dú)設(shè)置，故可減少主芯片的管腳數(shù)量。另外，由于可自由地確定總線選擇裝置的設(shè)置位置，可將所述總線選擇裝置設(shè)置于實(shí)質(zhì)上相對(duì)主芯片，等距離的位置上，故可相對(duì)主芯片，使各副芯片的相應(yīng)總線的長(zhǎng)度基本相等，并且較短，由此，在于多個(gè)副芯片中存儲(chǔ)大容量的數(shù)據(jù)的同時(shí)，可高速地進(jìn)行多個(gè)芯片之間的數(shù)據(jù)傳送。
權(quán)利要求
1．一種半導(dǎo)體集成電路系統(tǒng)，其包括多個(gè)芯片，該系統(tǒng)在該多個(gè)芯片之間進(jìn)行信號(hào)的發(fā)送接收，其特征在于該系統(tǒng)包括通過所述多個(gè)芯片與各總線連接的總線選擇裝置；該總線選擇裝置輸入所述多個(gè)芯片之間的連接信息，對(duì)應(yīng)于該連接信息，選擇所述多個(gè)總線之間的連接。
2．根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于所述總線選擇裝置包括切換機(jī)構(gòu)，其對(duì)所述多個(gè)總線之間的連接進(jìn)行切換；判斷機(jī)構(gòu)，其對(duì)所述輸入的多個(gè)芯片之間的連接信息進(jìn)行判斷，將與該判斷結(jié)果相對(duì)應(yīng)的切換信號(hào)輸出給所述切換機(jī)構(gòu)。
3．根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于所述總線選擇裝置包括門閂機(jī)構(gòu)，其用于調(diào)整信號(hào)發(fā)送接收的計(jì)時(shí)，保持向所述各芯片發(fā)送或接收的信號(hào)。
4．根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于所述多個(gè)芯片至少包括1個(gè)主芯片，以及多個(gè)副芯片。
5．根據(jù)權(quán)利要求4所述的系統(tǒng)，其特征在于所述主芯片向所述總線選擇裝置輸出所述多個(gè)芯片之間的連接信息；所述主芯片與總線選擇裝置通過1根總線連接，向該總線發(fā)送給所述多個(gè)芯片之間的連接信息。
6．根據(jù)權(quán)利要求4所述的系統(tǒng)，其特征在于所述主芯片向所述選擇裝置輸出所述多個(gè)芯片之間的連接信息；所述主芯片與所述選擇裝置通過2根以上的總線連接，所述多個(gè)芯片之間的連接信息發(fā)送給所述總線中的任何一個(gè)。
7．根據(jù)權(quán)利要求6所述的系統(tǒng)，其特征在于所述2根總線包括命令總線；所述命令總線同時(shí)用作下述連接信息總線，該連接信息總線發(fā)送所述多個(gè)芯片之間的連接信息。
8．根據(jù)權(quán)利要求6的系統(tǒng)，其特征在于發(fā)送所述多個(gè)芯片之間的連接信息的總線為專用的連接信息總線。
9．根據(jù)權(quán)利要求1所述的系統(tǒng)，其特征在于所述多個(gè)芯片之間的連接信息由信息包構(gòu)成。
10．一種半導(dǎo)體集成電路系統(tǒng)，其包括至少1個(gè)主芯片，以及多個(gè)副芯片，其特征在于該系統(tǒng)包括總線選擇裝置，其通過所述多個(gè)芯片與各總線連接，對(duì)所述多個(gè)總線之間的連接進(jìn)行選擇；該總線選擇裝置設(shè)置于實(shí)質(zhì)上分別相對(duì)所述多個(gè)副芯片，等距離的位置上。
11．根據(jù)權(quán)利要求10所述的系統(tǒng)，其特征在于所述總線選擇裝置設(shè)置于實(shí)質(zhì)上分別相對(duì)所述主芯片和多個(gè)副芯片，等距離的位置上。
12．根據(jù)權(quán)利要求10所述的系統(tǒng)，其特征在于所述副芯片為存儲(chǔ)器。
13．一種總線選擇裝置，其通過各總線與多個(gè)芯片連接，對(duì)這些多個(gè)總線之間的連接進(jìn)行選擇，其特征在于該裝置包括切換機(jī)構(gòu)，其對(duì)所述多個(gè)總線之間的連接進(jìn)行切換；判斷機(jī)構(gòu)，其輸入所述多個(gè)芯片之間的連接信息，對(duì)其進(jìn)行判斷，將與該判斷結(jié)果相對(duì)應(yīng)的切換信號(hào)輸出給所述切換機(jī)構(gòu)。
14．根據(jù)權(quán)利要求13所述的總線選擇裝置，其特征在于該裝置包括控制信號(hào)輸入機(jī)構(gòu)，其從所述多個(gè)芯片中的任何一個(gè)輸入另一芯片的控制信號(hào)；控制信號(hào)輸出機(jī)構(gòu)，其通過借助所述切換機(jī)構(gòu)的切換而選擇的總線，將所述控制信號(hào)輸出給所述多個(gè)芯片中的至少1個(gè)。
15．根據(jù)權(quán)利要求13所述的總線選擇裝置，其特征在于該裝置包括數(shù)據(jù)輸入機(jī)構(gòu)，其從所述多個(gè)芯片中的任何一個(gè)，輸入數(shù)據(jù)；數(shù)據(jù)輸出機(jī)構(gòu)，其通過借助所述切換機(jī)構(gòu)的切換而選擇的總線，將所述數(shù)據(jù)輸出給所述多個(gè)芯片中的至少1個(gè)。
16．根據(jù)權(quán)利要求15所述的總線選擇裝置，其特征在于該裝置包括內(nèi)部總線，其分別與所述多個(gè)總線連接；在所述多個(gè)內(nèi)部總線中，分別設(shè)置有門閂機(jī)構(gòu)。
全文摘要
總線選擇裝置(3)與主芯片(1)單獨(dú)設(shè)置。該總線選擇裝置(3)設(shè)置于實(shí)質(zhì)上相對(duì)所述主芯片(1)和多個(gè)副芯片(2a～2c)等距離的位置上。所述主芯片(1)在發(fā)送接收命令或數(shù)據(jù)時(shí),將表示所述多個(gè)芯片(1,2a～2c)之間的總線(B,Ba～Be)的連接信息信號(hào)輸出給所述總線選擇裝置(3)。該總線選擇裝置(3)根據(jù)所述連接信息信號(hào),對(duì)所述多個(gè)芯片之間的總線連接進(jìn)行切換,進(jìn)行選擇。于是,所述多個(gè)芯片(1,2a～2c)之間的總線長(zhǎng)度在各總線之間基本上相等,并且較短,可在多個(gè)芯片之間高速地傳送數(shù)據(jù)。另外可減少主芯片所需要的管腳數(shù)量。
文檔編號(hào)G06F13/40GK1292123SQ99803549
公開日2001年4月18日 申請(qǐng)日期1999年3月12日 優(yōu)先權(quán)日1998年3月12日
發(fā)明者圓山敬史, 赤松寬范, 平田貴士 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社