專利名稱:微處理機(jī)備用系統(tǒng)的制作方法
本發(fā)明涉及數(shù)字電話交換機(jī)的主處理機(jī)所用的備用存儲(chǔ)器。這些備用存儲(chǔ)器用以在主處理機(jī)不正常工作時(shí)來保存基本數(shù)據(jù)。在上述主處理機(jī)不正常工作時(shí)，備用系統(tǒng)存儲(chǔ)記帳數(shù)據(jù)，操作系統(tǒng)數(shù)據(jù)和交換機(jī)配置數(shù)據(jù)。
到目前為止，備用存儲(chǔ)器的構(gòu)造已經(jīng)涉及到使用如具有低電流和電壓要求的磁泡存儲(chǔ)器之類的靜態(tài)存儲(chǔ)器?？墒?，磁泡存儲(chǔ)器由于其體積(大)而受到限制，并且磁泡存儲(chǔ)器的存取時(shí)間也相對(duì)較慢。
本發(fā)明的目的是提供另一種可供選擇的備用存儲(chǔ)器。
因此，本發(fā)明在于數(shù)字電話交換機(jī)的主處理機(jī)用的備用系統(tǒng)，該系統(tǒng)包括一個(gè)CMOS動(dòng)態(tài)RAMs(隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)器陣列;用于檢測在正常電源中故障的裝置;用于在檢測到上述故障時(shí)從正常電源轉(zhuǎn)換到可靠的備用電源的裝置;用于在上述轉(zhuǎn)換發(fā)生之后提供一個(gè)有規(guī)律的存儲(chǔ)器陣列刷新的裝置。
最好該備用系統(tǒng)包括一個(gè)控制從和向CMOS存儲(chǔ)器陣列進(jìn)行讀/寫操作的微處理機(jī)，以及該備用系統(tǒng)包括一裝置用以在發(fā)現(xiàn)故障時(shí)立即提供一猝發(fā)或快速刷新，然后定期地、周期地刷新該CMOS陣列。
根據(jù)本發(fā)明的特性，該存儲(chǔ)器陣列被安排成具有許多個(gè)存儲(chǔ)體，并且在刷新周期的任一個(gè)時(shí)間內(nèi)只有一個(gè)存儲(chǔ)體的CMOS器件被刷新。
為了便于理解本發(fā)明，現(xiàn)在通過實(shí)例并結(jié)合附圖的方式來敘述本發(fā)明的一個(gè)實(shí)施例，其中圖1是本發(fā)明數(shù)字電話交換機(jī)的主處理機(jī)用的備用系統(tǒng)的(電源)轉(zhuǎn)換和刷新邏輯的方塊圖，圖2是表明功率上升/下降(power up/down)信號(hào)接口的方塊圖。
圖3是整個(gè)備用系統(tǒng)的方塊圖。
參見圖1，圖中示出的控制電路的第一個(gè)功能是檢測交換機(jī)處理機(jī)的故障。該備用系統(tǒng)所要解決的故障的原因是無保證的處理機(jī)電源有故障。該電源的狀況的圖中10處被檢測。在與之平行的線上向單穩(wěn)裝置12提供一個(gè)+5V電池電源。通過一延遲電路13來調(diào)節(jié)單穩(wěn)裝置12的響應(yīng)從而產(chǎn)生一3微秒的延遲。根據(jù)單穩(wěn)裝置12的觸發(fā)在線15上產(chǎn)生一輸出脈沖。線15與一存儲(chǔ)器定序器連接，該定序器是由兩個(gè)邏輯陣列構(gòu)成，它們用來控制在備用期間不需要的讀/寫操作。線15上的信號(hào)在使存儲(chǔ)器定序器停止后結(jié)束當(dāng)前的操作。通過線15來使功率下降刷新邏輯復(fù)位，用以準(zhǔn)備接管無保證的電源。
功率下降刷新電路一般由20′代表，并且它包括一4MHz(4Hega Hertz)CMOS振蕩器21，該振蕩器為系統(tǒng)提供一個(gè)基礎(chǔ)時(shí)鐘，通過一計(jì)數(shù)器鏈22從上述振蕩器中獲取多種時(shí)鐘信號(hào)。計(jì)數(shù)器鏈22的一個(gè)輸出被送到線23上，并且被提供給觸發(fā)器24的一個(gè)輸入端，該觸發(fā)器于計(jì)數(shù)器鏈22的計(jì)數(shù)末端在猝發(fā)刷新與低電源刷新之間進(jìn)行變換。為了保證每行地址在得到32ms型刷新之前得到一4ms型刷新而不干涉讀號(hào)周期，該CMOS備用存儲(chǔ)器RAM的猝發(fā)刷新執(zhí)行的非?？?，盡可能利用有故障不可靠的電源。觸發(fā)器24的復(fù)位脈沖是在單穩(wěn)裝置12的輸出線15上取得的。
線15與D型觸發(fā)器50的時(shí)鐘輸入端相連接，并使得一個(gè)叫作PFAILDIS的信號(hào)變?yōu)榈碗娖?。PFAILDIS出現(xiàn)在觸發(fā)器50的Q輸出端，并且連接到選擇器電路17。當(dāng)PFAILDIS變?yōu)榈碗娖綍r(shí)，選擇器電路17(四路2-1多路轉(zhuǎn)換器)進(jìn)入備用狀態(tài)并且在線16上產(chǎn)生一個(gè)清除信號(hào)，該清除信號(hào)被提供給單穩(wěn)裝置12的CLEAR輸入端以確保該單穩(wěn)裝置不再理睬出現(xiàn)在線10上的信號(hào)。
PFAILDIS還禁止對(duì)CMOS動(dòng)態(tài)存儲(chǔ)器的寫入和列地址選通，以及使選擇器電路17轉(zhuǎn)換到備用狀態(tài)。這意味著在備用存儲(chǔ)器中的數(shù)據(jù)保持不變。PFAILDIS還禁止執(zhí)行單元備用電池的測試程序，該程序用于正常操作。
線15上的信號(hào)還提供給具有兩個(gè)控制輸入端的觸發(fā)器24，并且當(dāng)?shù)碗娖綍r(shí)將觸發(fā)器24置為猝發(fā)刷新狀態(tài)。猝發(fā)刷新的理由已經(jīng)敘述過了。為了完成此工作，觸發(fā)器24的Q輸出端通過一線60連接到一選擇器電路61的SELECT輸入端。選擇器電路61對(duì)觸發(fā)器24的信號(hào)作出響應(yīng)，使用一個(gè)從4MHz振蕩器21中取到的2MHz時(shí)鐘信號(hào)來產(chǎn)生一個(gè)行地址選通(RAS)脈沖，該脈沖通過已是處于備用狀態(tài)的電路17起作用來驅(qū)動(dòng)RAS產(chǎn)生電路。振蕩器21的輸出被送到一個(gè)12級(jí)二進(jìn)制計(jì)數(shù)器鏈22，該計(jì)數(shù)器鏈22具有三個(gè)有效輸出端，其中Q1的輸出頻率為2MHz Q2是1MHz和Q12是1KHz。Q1輸出被用于猝發(fā)刷新，并且該輸出通過選擇器電路61送到電路17，然后從該電路輸出通過線80被送到適當(dāng)?shù)腞AS控制電路(該電路以后將給予描述)。為響應(yīng)脈沖鏈，選擇器17還在線81上提供刷新控制脈沖。線14上的來自單穩(wěn)裝置12的一脈沖使得計(jì)數(shù)器鏈22復(fù)位，計(jì)數(shù)器鏈22為系統(tǒng)提供多種時(shí)鐘信號(hào)。Q12的輸出出現(xiàn)在計(jì)數(shù)器鏈22的計(jì)數(shù)的末端，該輸出被提供給觸發(fā)器的RESET的輸入端。該信號(hào)的出現(xiàn)使得觸發(fā)器24從由線15上的脈沖引起的猝發(fā)刷新狀態(tài)變換到低功率刷新狀態(tài)。在這種狀態(tài)下，觸發(fā)器24的輸出使得選擇器61從計(jì)數(shù)器鏈22接收1MHz輸入并將此1MHz信號(hào)提供給除法器鏈62。
除法器鏈62的輸出被提供給無源延遲線驅(qū)動(dòng)器65，該無源延遲線驅(qū)動(dòng)器65又與一無源延遲線64相連，該無源延遲線64的輸出和“與”門70的一輸入端相連，“與”門的另一輸入端是與除法器62的輸出端直接相連的。該電路的作用是產(chǎn)生一個(gè)具有160微秒寬度的脈沖鏈，該脈沖鏈直接通過選擇器61到選擇器電路17。選擇器電路17已經(jīng)被置為電源有故障狀態(tài)，該脈沖鏈被用來驅(qū)動(dòng)刷新電路和行地址控制。
現(xiàn)在參見圖2，它更詳細(xì)地示出了整個(gè)功率上升/下降信號(hào)接口。圖中方塊100實(shí)際上包括圖1中的電路元件12，13，17和50，并包括電源轉(zhuǎn)換邏輯，而方塊101包括圖1的其它電路元件。因此，下面兩線和線15是一樣的，即在其上出現(xiàn)RAS控制脈沖的線80和用于刷新控制脈沖的線81。在圖2中線101代表從圖1的計(jì)數(shù)器鏈22中取得的多種時(shí)鐘信號(hào)。
線80與RAS序列電路110相連，該電路控制向CMOS動(dòng)態(tài)RAM陣列120提供行地址選通(RAS)。線81與一為刷新脈沖產(chǎn)生地址的電路111和刷新地址緩沖器112的允許輸入端相連接。該緩沖器112與一地址驅(qū)動(dòng)電路113相連，該電路113又和陣列120相連接。
圖2中所示的電路還包括一微處理機(jī)121，它在正常(功率上升)操作時(shí)控制著備用存儲(chǔ)器。在正常操作時(shí)，直到被線15上的信號(hào)禁止，該電路向微處理機(jī)支持電路122發(fā)送命令和地址，向?qū)嶋H上與刷新地址緩沖器112并聯(lián)的微處理機(jī)地址緩沖器123提供地址，該緩沖器123的輸出還連接至地址驅(qū)動(dòng)電路113。
微處理機(jī)支持電路122的一輸出端與一電路124連接，該電路在電路125的定時(shí)控制下向驅(qū)動(dòng)電路126提供列地址選通(CAS)，向另一驅(qū)動(dòng)電路127提供寫允許(Write Enable)信號(hào)。當(dāng)檢測到電源故障時(shí)，PFAILDIS信號(hào)禁止驅(qū)動(dòng)電路126、127和微處理機(jī)地址緩沖器123，使得除了刷新外沒有新數(shù)據(jù)被寫入陣列120或領(lǐng)中讀出，在進(jìn)行中允許存取的寫入RAS和CAS脈沖輸入到陣列120中。
在功率上升操作期間，電路124在線130上提供控制信號(hào)給電源轉(zhuǎn)換邏輯電路101。當(dāng)無保證的電源有故障使得功率下降操作開始時(shí)，在線131上來自電路124的RAS脈沖被禁止。
現(xiàn)在參見圖3，150代表用在正常，功率上升操作時(shí)的無保證的電源。151代表安全的電池備用電源151。圖中與圖1和圖2相同的電路元件用與之相同的標(biāo)號(hào)表示。圖中還示出了一多路總線接口152和一用于驅(qū)動(dòng)硬盤存儲(chǔ)器的SCSI(小型計(jì)算機(jī)系統(tǒng)接口)153。CMOS陣列120包括8個(gè)由256K字動(dòng)態(tài)CMOS RAM′s構(gòu)成的存儲(chǔ)體，每一個(gè)存儲(chǔ)體包括17個(gè)動(dòng)態(tài)RAM′s，這樣共需要136個(gè)器件。該陣列可以存儲(chǔ)2M個(gè)16位字同時(shí)每一字另加有一位奇偶校驗(yàn)位。CMOS技術(shù)帶來低功率消耗和快的存取時(shí)間。
在本實(shí)施例中，在電池備用電源狀態(tài)下在該陣列的一器件中每一特定的刷新時(shí)間為32ms(milliseconds)。由于電源功率限制，刷新電路的邏輯是這樣安排的在備用狀態(tài)下，一次僅能在一個(gè)存儲(chǔ)體內(nèi)執(zhí)行刷新。
因?yàn)樗许撧D(zhuǎn)換是以兩部分執(zhí)行的，所以陣列120中的頁寫入被保護(hù)。以防止在功率下降情況下?lián)p壞。一般是數(shù)據(jù)首先寫入臨時(shí)頁中，然后再被傳送到目的頁。在第二傳送之前，微處理機(jī)121將一個(gè)標(biāo)記位置位。如果在這第二傳送期間電源有故障，則系統(tǒng)將在電源恢復(fù)時(shí)檢查標(biāo)記位并在需要時(shí)重新執(zhí)行該傳送。這就保證了RAM頁不是保持未被寫入則就是完全正確地被寫入。
權(quán)利要求
1.用于一數(shù)字電話交換機(jī)主處理機(jī)的備用系統(tǒng)，其特征在于該系統(tǒng)包括-CMOS動(dòng)態(tài)RAMs存儲(chǔ)器陣列；用于檢測正常電源的故障的裝置；用于將正常電源轉(zhuǎn)換到備用電源的裝置；和用于在上述轉(zhuǎn)換發(fā)生之后提供一有規(guī)律的存儲(chǔ)器陣列刷新的裝置。
2.根據(jù)權(quán)利要求
1的系統(tǒng)，其特征在于包括一微處理機(jī)用來控制從或向上述CMOS陣列的讀/寫操作。
3.根據(jù)權(quán)利要求
2的系統(tǒng)，其特征在于包括一裝置，用于在一旦發(fā)現(xiàn)故障后立即向該CMOS陣列提供一個(gè)快速刷新，然后再向其提供定期的，周期的刷新。
4.根據(jù)權(quán)利要求
3的系統(tǒng)，其特征在于上述CMOS陣列被安排成具有許多個(gè)存儲(chǔ)體，在刷新周期的一個(gè)時(shí)間內(nèi)只有一個(gè)存儲(chǔ)體的CMOS器件被刷新。
5.根據(jù)權(quán)利要求
4的系統(tǒng)，其特征在于該電源故障檢測裝置包括一個(gè)由提供一預(yù)定延遲的延遲電路定時(shí)的單穩(wěn)裝置，該單穩(wěn)裝置和一個(gè)用來控制在備用期間不需的讀/寫操作的存儲(chǔ)器定序器電路相連接。
6.根據(jù)權(quán)利要求
5的系統(tǒng)，其特征在于進(jìn)一步包括一功率下降刷新電路，該電路包括一在功率下降期間提供基礎(chǔ)時(shí)鐘的振蕩器。
7.根據(jù)權(quán)利要求
6的系統(tǒng)，其特征在于該功率下降刷新電路包括一個(gè)由上述振蕩器提供信號(hào)的第一計(jì)數(shù)器鏈用來產(chǎn)生多個(gè)時(shí)鐘信號(hào)。
8.根據(jù)權(quán)利要求
7，其特征在于上述第一計(jì)數(shù)器鏈的一個(gè)輸出端與一個(gè)雙穩(wěn)裝置相連接，該雙穩(wěn)裝置在上述計(jì)數(shù)器鏈的計(jì)數(shù)未端使猝發(fā)刷新轉(zhuǎn)換到低功率刷新。
9.根據(jù)權(quán)利要求
8的系統(tǒng)，其特征在于上述第一計(jì)數(shù)器鏈的一個(gè)輸出是與一除法器連接，該除法器又與一無源延遲線驅(qū)動(dòng)連接，從而產(chǎn)生一個(gè)用于驅(qū)動(dòng)功率下降刷新電路的脈沖鏈。
專利摘要
一用于數(shù)字電話交換機(jī)的主處理機(jī)的備用系統(tǒng)包括一CMOS動(dòng)態(tài)RAMs的存儲(chǔ)器陣列(120)。正常電源的故障觸發(fā)電源轉(zhuǎn)換邏輯(20)，使得以盡可能利用故障電源的方式對(duì)該陣列(20)進(jìn)行刷新。然后該系統(tǒng)對(duì)該陣列(20)提供有規(guī)律的刷新并且保證已經(jīng)存儲(chǔ)的數(shù)據(jù)不發(fā)生變化。
文檔編號(hào)G11C11/406GK87103575SQ87103575
公開日1987年11月25日 申請(qǐng)日期1987年5月14日
發(fā)明者霍華德·威廉斯, 戴維·理查德·哈羅德 申請(qǐng)人:通用電氣公眾有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan