總線匹配方法和裝置的制造方法
【技術領域】
[0001] 本發(fā)明涉及電路板設計領域，特別涉及一種總線匹配方法和裝置。
【背景技術】
[0002] 隨著數(shù)字電路的發(fā)展，芯片功能越來越強大、集成度越來越高，同一塊電路板 上通常會包含若干個功能芯片，芯片之間通過各種各樣的總線（例如本地總線（英文 簡稱：LB，英文全稱：LocalBus)、快速通道互聯(lián)（英文簡稱：QPI，英文全稱：QuickPath Interconnect)、高速外設部件互連（英文簡稱：PCIE，英文全稱：PeripheralComponent InterconnectExpress)、外設部件互連（英文簡稱：PCI,英文全稱：Peripheral ComponentInterconnect)、串行介質無關接口（英文簡稱：SMII，英文全稱：SerialMedia IndependentInterface)等進行互聯(lián)，以實現(xiàn)不同功能芯片之間的數(shù)據(jù)交換。
[0003] 為了能夠使電路板上芯片之間正常工作，需要對電路板上各個芯片進行初始化， 常見的初始化的過程為：電路板供電電源上電，電路板上所有芯片復位信號解復位，芯片直 接進入工作模式，即按約定的地址數(shù)據(jù)總線順序，實現(xiàn)兩個邏輯芯片之間的數(shù)據(jù)通訊。由 于這種初始化過程要求按照約定的地址數(shù)據(jù)總線順序實現(xiàn)邏輯芯片之間的數(shù)據(jù)通訊，因此 邏輯芯片之間的管腳是一一對應的，即電路板上的信號互連必須遵循每個定義完全相同的 信號點對點的互連。例如，系統(tǒng)中包含主控芯片中央處理器（英文簡稱：CPU，英文全稱： CentralProcessingUnit)和被控芯片F(xiàn)LASH,其中主控芯片CPU的地址0必須連接到被 控芯片F(xiàn)LASH的地址0,否則主控芯片CPU無法正確的讀取被控芯片F(xiàn)LASH里的程序內(nèi)容。
[0004] 在實現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術至少存在以下問題：由于兩個芯片 之間通常是通過數(shù)據(jù)總線、地址總線和控制總線互連的，這些總線的數(shù)量非常多，且每根信 號線都有固定定義，芯片之間的信號線不能接錯，因此受到芯片間點對點互連的約束，這些 信號線在實際信號互連過程中會出現(xiàn)嚴重交叉。

【發(fā)明內(nèi)容】

[0005] 為了解決相關技術中由于受到芯片間點對點互連的約束，導致信號線在實際信號 互連過程中存在嚴重交叉的問題，本發(fā)明實施例提供了一種總線匹配方法和裝置。所述技 術方案如下：
[0006] 第一方面，提供了一種總線匹配方法，所述方法應用于包含有主控芯片和至少一 個被控芯片的電路板中，所述主控芯片上的管腳和同一個被控芯片上的管腳之間無交叉一 對一連接，所述方法包括：
[0007] 按照預定匹配順序依次從所述主控芯片中需要進行匹配的管腳中選擇一個管腳， 控制所述管腳輸出匹配信號；
[0008] 從所述被控芯片中需要進行匹配的管腳中，確定出接收到所述匹配信號的管腳， 建立接收到所述匹配信號的所述管腳與正在輸出所述匹配信號的所述管腳所連接的信號 線之間的對應關系，將所述對應關系保存至所述被控芯片的對應列表中。
[0009] 在第一方面的第一種可能的實施方式中，所述確定出接收到所述匹配信號的管 腳，包括：
[0010] 檢測所述被控芯片是否接收到所述主控芯片發(fā)送的初始化信號，所述初始化信號 用于通知所述被控芯片進行匹配；
[0011] 在所述被控芯片接收到所述初始化信號時，從所述被控芯片中需要進行匹配的管 腳中，確定出唯一接收到信號的管腳，將所述管腳確定為接收到所述匹配信號的管腳。
[0012] 結合第一方面的第一種可能的實施方式，在第一方面的第二種可能的實施方式 中，所述方法還包括：
[0013] 在控制所述管腳輸出所述匹配信號時，控制所述主控芯片輸出所述初始化信號， 并禁止所述主控芯片中其他需要進行匹配的管腳輸出所述匹配信號。
[0014] 結合第一方面、第一方面的第一種可能的實施方式或者第一方面的第二種可能的 實施方式中，在第一方面的第三種可能的實施方式中，所述建立接收到所述匹配信號的所 述管腳與正在輸出所述匹配信號的所述管腳所連接的信號線之間的對應關系，包括：
[0015] 根據(jù)所述預定匹配順序確定出正在輸出所述匹配信號的管腳；
[0016] 獲取與所述管腳連接的信號線；
[0017] 建立所述信號線與所述被控芯片中接收到所述匹配信號的管腳之間的對應關系。
[0018] 結合第一方面的第三種可能的實施方式，在第一方面的第四種可能的實施方式 中，所述方法還包括：
[0019] 在所述被控芯片中已經(jīng)匹配過的管腳接收到信號時，根據(jù)存儲的所述對應列表， 查找到與所述被控芯片中接收到所述信號的管腳對應的信號線，將所述信號確定為所述信 號線所發(fā)送的信號。
[0020] 第二方面，提供了一種總線匹配裝置，所述裝置應用于包含有主控芯片和至少一 個被控芯片的電路板中，所述主控芯片上的管腳和同一個被控芯片上的管腳之間無交叉一 對一連接，所述裝置包括：
[0021] 第一輸出模塊，用于按照預定匹配順序依次從所述主控芯片中需要進行匹配的管 腳中選擇一個管腳，控制所述管腳輸出匹配信號；
[0022] 建立模塊，用于從所述被控芯片中需要進行匹配的管腳中，確定出接收到所述第 一輸出模塊輸出的所述匹配信號的管腳，建立接收到所述匹配信號的所述管腳與正在輸出 所述匹配信號的所述管腳所連接的信號線之間的對應關系，將所述對應關系保存至所述被 控芯片的對應列表中。
[0023] 在第二方面的第一種可能的實施方式中，所述建立模塊，還用于：
[0024] 檢測所述被控芯片是否接收到所述主控芯片發(fā)送的初始化信號，所述初始化信號 用于通知所述被控芯片進行匹配；
[0025] 在所述被控芯片接收到所述初始化信號時，從所述被控芯片中需要進行匹配的管 腳中，確定出唯一接收到信號的管腳，將所述管腳確定為接收到所述匹配信號的管腳。
[0026] 結合第二方面的第一種可能的實施方式，在第二方面的第二種可能的實施方式 中，所述裝置還包括：
[0027] 第二輸出模塊，用于在控制所述管腳輸出所述匹配信號時，控制所述主控芯片輸 出所述初始化信號，并禁止所述主控芯片中其他需要進行匹配的管腳輸出所述匹配信號。
[0028] 結合第二方面、第二方面的第一種可能的實施方式或者第二方面的第二種可能的 實施方式中，在第二方面的第三種可能的實施方式中，所述建立模塊，還用于：
[0029] 根據(jù)所述預定匹配順序確定出正在輸出所述匹配信號的管腳；
[0030] 獲取與所述管腳連接的信號線；
[0031] 建立所述信號線與所述被控芯片中接收到所述匹配信號的管腳之間的對應關系。
[0032] 結合第二方面的第三種可能的實施方式，在第二方面的第四種可能的實施方式 中，所述裝置還包括：
[0033] 查找模塊，用于在所述被控芯片中已經(jīng)匹配過的管腳接收到信號時，根據(jù)存儲的 所述對應列表，查找到與所述被控芯片中接收到所述信號的管腳對應的信號線，將所述信 號確定為所述信號線所發(fā)送的信號。
[0034] 第三方面，提供了一種總線匹配裝置，所述裝置應用于包含有主控芯片和至少一 個被控芯片的電路板中，所述主控芯片上的管腳和同一個被控芯片上的管腳之間無交叉一 對一連接，所述裝置包括：處理器和存儲器，其中，所述存儲器用于存儲一個或者一個以上 的指令，所述指令被配置成由所述處理器執(zhí)行；
[0035] 所述處理器，用于按照預定匹配順序依次從所述主控芯片中需要進行匹配的管腳 中選擇一個管腳，控制所述管腳輸出匹配信號；
[0036] 所述處理器，還用于從所述被控芯片中需要進行匹配的管腳中，確定出接收到所 述第一輸出模塊輸出的所述匹配信號的管腳，建立接收到所述匹配信號的所述管腳與正在 輸出所述匹配信號的所述管腳所連接的信號線之間的對應關系，將所述對應關系保存至所 述被控芯片的對應列表中。
[0037] 在第三方面的第一種可能的實施方式中，所述處理器，還用于：
[0038] 檢測所述被控芯片是否接收到所述主控芯片發(fā)送的初始化信號，所述初始化信號 用于通知所述被控芯片進行匹配；
[0039] 在所述被控芯片接收到所述初始化信號時，從所述被控芯片中需要進行匹配的管 腳中，確定出唯一接收到信號的管腳，將所述管腳確定為接收到所述匹配信號的管腳。
[0040] 結合第三方面的第一種可能的實施方式，在第三方面的第二種可能的實施方式 中，所述處理器，還用于控制所述管腳輸出所述匹配信號時，控制所述主控芯片輸出所述初 始化信號，并禁止所述主控芯片中其他需要進行匹配的管腳輸出所述匹配信號。
[0041] 結合第三方面、第三方面的第一種可能的實施方式或者第三方面的第二種可能的 實施方式中，在第三方面的第三種可能的實施方式中，所述處理器，還用于：
[0042] 根據(jù)所述預定匹配順序確定出正在輸出所述匹配信號的管腳；
[0043] 獲取與所述管腳連接的信號線；
[0044] 建立所述信號線與所述被控芯片中接收到所述匹配信號的管腳之間的對應關系。
[0045] 結合第三方面的第三種可能的實施方式，在第三方面的第四種可能的實施方式 中，所述處理器，還用于在所述被控芯片中已經(jīng)匹配過的管腳接收到信號時