用于高速串行通信中的時鐘發(fā)生的系統(tǒng)和方法
【專利說明】
【背景技術(shù)】
[0001 ] 串行發(fā)送器允許在給定通道上逐比特地依次發(fā)送數(shù)據(jù)。由于快速數(shù)據(jù)轉(zhuǎn)換通常是必要的，高速串行發(fā)送器必須被實現(xiàn)成實現(xiàn)了各種速度要求。例如，串行發(fā)送器可包括處于一個級中的驅(qū)動器組件之后的另一個級中的并串行轉(zhuǎn)換器。構(gòu)建并串行轉(zhuǎn)換器的常見實現(xiàn)方式可以是通過多路復(fù)用器對進行諸如半速比特流之類部分流比特流的組合以實現(xiàn)全速比特流。然而，串行發(fā)送器的速度受到并串行轉(zhuǎn)換器和驅(qū)動器組件的實現(xiàn)方式的影響，這是因為串行發(fā)送器的速度受制于對電路的實現(xiàn)方式及設(shè)計的選擇。并串行轉(zhuǎn)換器可產(chǎn)生全速時鐘信號，該全速時鐘信號被轉(zhuǎn)換成用于對兩個半速比特流進行并串行轉(zhuǎn)換的兩個半速時鐘信號。傳輸速度隨著科技的發(fā)展而得到提高，而并串行轉(zhuǎn)換器中的全速時鐘信號的產(chǎn)生變成了性能瓶頸。
[0002]由此，本領(lǐng)域中仍期望一種能夠克服其各個組件的速度限制的高速串行發(fā)送器。本領(lǐng)域中還仍期望一種有效的、高速的電流模式驅(qū)動器，其能夠在更低的功率下操作的同時在單個級中組合驅(qū)動器和多路復(fù)用功能。
【附圖說明】
[0003]圖1圖示出根據(jù)實施例的示例性傳輸系統(tǒng)。
[0004]圖2圖示出根據(jù)實施例的示例性傳輸系統(tǒng)。
[0005]圖3圖示出根據(jù)實施例的示例性調(diào)節(jié)器。
[0006]圖4圖示出根據(jù)實施例的示例性XOR門。
[0007]圖5圖示出根據(jù)實施例的示例性XNOR門。
[0008]圖6圖示出根據(jù)實施例的示例性方法。
【具體實施方式】
[0009]圖1圖不出根據(jù)實施例的不例性傳輸系統(tǒng)100。根據(jù)實施例,傳輸系統(tǒng)100可包括振蕩器110、并串行轉(zhuǎn)換器120和驅(qū)動器130。振蕩器110可產(chǎn)生至少兩個時鐘信號(例如I和Q)。并串行轉(zhuǎn)換器120可根據(jù)該至少兩個時鐘信號和多個通道(例如分別為Dl和D2)來調(diào)制多個數(shù)據(jù)流(例如SI和S2)。驅(qū)動器130可接收多個數(shù)據(jù)流并將其組合成單個輸出數(shù)據(jù)流，其中該單個輸出數(shù)據(jù)流的時鐘頻率高于該至少兩個時鐘信號中的每個的頻率。
[0010]根據(jù)實施例，傳輸系統(tǒng)100可包括補償器112，其可包含在振蕩器110中。并串行轉(zhuǎn)換器120可根據(jù)該至少兩個時鐘信號和多個通道(例如分別為Dl和D2)來調(diào)制多個數(shù)據(jù)流(例如SI和S2)，例如，通過利用時鐘信號I根據(jù)來自通道Dl的數(shù)據(jù)對數(shù)據(jù)流SI重新采樣，以及利用時鐘信號Q根據(jù)來自通道D2的數(shù)據(jù)對數(shù)據(jù)流S2重新采樣。
[0011]時鐘信號I和Q每個都可包括一對相反的時鐘信號，例如，I可包括相反的時鐘信號i和ib,Q可包括相反的時鐘信號q和qb。時鐘信號I和Q可正交或彼此成90度相差。例如，q可以是比i早或晚90度的時鐘信號，而且qb可以是比ib早或晚90度的時鐘信號。利用這些半時鐘頻率時鐘信號，數(shù)據(jù)流SI和S2也可處于半時鐘頻率，但是SI和S2可彼此正交(彼此成90度相差)。SI和S2可被看作是正交信號。
[0012]根據(jù)實施例，例如，通過利用XOR類邏輯門和諸如功率放大器之類的其它組件對數(shù)據(jù)流SI和S2進行XOR操作以得到輸出，驅(qū)動器130可將正交的數(shù)據(jù)流(例如SI和S2)組合成全時鐘頻率輸出數(shù)據(jù)流。
[0013]根據(jù)實施例，振蕩器110可包括配置在鎖相環(huán)(PLL)中的環(huán)振蕩器電路，以產(chǎn)生時鐘信號I和Q，時鐘信號I和Q可正交或彼此成90度相差?？商鎿Q地，振蕩器110可包括其它配置，例如延遲鎖相環(huán)(DLL)，以產(chǎn)生時鐘信號I和Q，時鐘信號I和Q可正交或彼此成90度相差。實現(xiàn)類似的I和Q時鐘信號的振蕩器110的各種實施方式是可行的。
[0014]根據(jù)實施例，補償器112可調(diào)節(jié)時鐘信號I和Q以補償任意相位誤差來保持時鐘信號I和Q彼此正交。PLL可基于例如配置成通過設(shè)計產(chǎn)生正交時鐘信號的多級壓控振蕩器(VCO)架構(gòu)。例如，在其中每個級包括差分反相器的四級差分VCO中，反相器的四個級可形成一個環(huán)以在受控的時鐘頻率下振蕩。反相器的四個級可被調(diào)諧以調(diào)節(jié)振蕩時鐘頻率。可針對正交時鐘信號I和Q(具有90度的時鐘頻率相移)抽取該環(huán)。通過該配置，正交時鐘信號可直接由PLL配置的振蕩器產(chǎn)生，并且被傳遞至并串行轉(zhuǎn)換器120。
[0015]在上述配置中，傳輸系統(tǒng)100中產(chǎn)生并使用的時鐘信號僅僅包括半時鐘頻率信號(包含數(shù)據(jù)流)，以在驅(qū)動器130中的全時鐘速度下產(chǎn)生最終輸出。因此，精確度、噪聲性能和功率性能可被改善。
[0016]圖2圖不出不例性傳輸系統(tǒng)200。根據(jù)實施例,傳輸系統(tǒng)200可包括振蕩器210、并串行轉(zhuǎn)換器220和驅(qū)動器230，類似于圖1中的系統(tǒng)100。振蕩器210可包括補償器212和壓控振蕩器(VCO) 214。
[0017]VCO 214可包括環(huán)振蕩器電路。
[0018]補償器212可包括調(diào)節(jié)器213.1和213.2以調(diào)節(jié)時鐘信號I和Q的相位。時鐘信號I和Q可被連接至XOR門215和XNOR門216的輸入以產(chǎn)生正好彼此相反的輸出。隨后，XOR門215和XNOR門216的輸出被饋入低通濾波器，例如所示的那樣包括電阻器217.1和217.2和電容器218以及放大器219。放大器219可產(chǎn)生過濾的電壓作為調(diào)節(jié)器213.1的控制信號CTRL.1。如果時鐘信號I和Q未對齊成彼此正交，該反饋控制回路可使得CTRL.1增大或減小以通過調(diào)節(jié)器213.1調(diào)節(jié)時鐘信號I的延遲。此外，調(diào)節(jié)器213.2可根據(jù)控制信號CTRL.2使得時鐘信號Q延遲，控制信號CTRL.2可由類似于CTRL.1的另一反饋回路產(chǎn)生，或者可固定至特定電壓水平。
[0019]在圖2中的上述配置中，即使從VCO 214產(chǎn)生的時鐘信號未對齊為彼此正交，補償器212可補償并調(diào)節(jié)時鐘信號成正交，隨后將調(diào)節(jié)后的時鐘信號饋入至并串行轉(zhuǎn)換器220.
[0020]時鐘信號需要在系統(tǒng)維度上精確，因為上升沿和下降沿將控制輸出質(zhì)量。時鐘信號的一個潛在問題是相對于期望的90度的任意相位不對齊可能會在輸出上導(dǎo)致周期性的抖動噪聲。當振蕩器更遠離輸出驅(qū)動器時，這可能更嚴重。因此，可在系統(tǒng)和/或硅片級上更接近并串行轉(zhuǎn)換器和驅(qū)動器布置的補償器212可被用來補償并串行轉(zhuǎn)換器和驅(qū)動器附近的任意相位不對齊以產(chǎn)生最對齊的正交時鐘信號I和Q.
[0021]圖3圖示出根據(jù)實施例的示例性調(diào)節(jié)器300。調(diào)節(jié)器300可被用作圖2中的調(diào)節(jié)器213.1或調(diào)節(jié)器213.2。調(diào)節(jié)器300可包括差分放大器電路，其中電阻器302.1和晶體管304.1形成第一分支，電阻器302.2和晶體管304.2形成第二分支。電阻器302.1和302.2可被連接至電壓電源VCC，而且每個經(jīng)由電容器306.1和306.2連接至各個相反的輸出OUT和0UTB。晶體管304.1和304.2可接收它們的門上的各個相反的輸入IN和INB。
[0022]調(diào)節(jié)器300可包括電流源控制晶體管(例如308.1和308.2)。至少一個電流源控制晶體管(例如308.2)可連接至門上的控制信號CTRL。其它電流源控制晶體管(例如308.1)可連接至門上的預(yù)設(shè)的控制信號。在該配置中，通過改變控制信號CTRL的電壓水平，晶體管304.1和304.2的公共電流可增大或減小，這繼而調(diào)節(jié)了用于通過調(diào)節(jié)器300傳播信號IN和INB以輸出OUT和OUTB的延遲。
[0023]根據(jù)實施例，IN和INB可被連接至時鐘信號I的未調(diào)節(jié)版本的i和ib，或連接至時鐘信號Q的未調(diào)節(jié)版本的q和qb。OUT和OUTB可變成時鐘信號I的調(diào)節(jié)版本的i和ib，或者時鐘信號Q的調(diào)節(jié)版本的q和qb。CTRL可被連接至圖2中的CTRL.1或CTRL.2。
[0024]根據(jù)上述配置，傳輸系統(tǒng)可具有下述優(yōu)勢:
[0025]A)來自傳輸系統(tǒng)的隨機噪聲可由來自PLL內(nèi)的VCO的噪聲支配。在高速串行通信標準(例如JESD204B)中，隨機噪聲(隨機抖動)必須很低(在8Gbps的數(shù)據(jù)速率下，一般〈lps抖動)。在0.18um CMOS工藝中，例如，為了滿足高速以及低噪聲的要求，VCO設(shè)計變得非常有挑戰(zhàn)性。高速的目標要求非常小的器件，但是低噪聲的目標要求VCO中的大器件以抑制噪聲。通過使得傳輸系統(tǒng)中的