半導(dǎo)體裝置的制造方法
【專利說明】半導(dǎo)體裝置
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求2013年12月2日向韓國(guó)知識(shí)產(chǎn)權(quán)局提交的申請(qǐng)?zhí)枮?0-2013-0148513的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。
技術(shù)領(lǐng)域
[0003]各種實(shí)施例涉及一種半導(dǎo)體裝置，且更具體而言，涉及一種控制所發(fā)送信號(hào)的相位的半導(dǎo)體裝置。
【背景技術(shù)】
[0004]為了提高半導(dǎo)體裝置的集成度，已經(jīng)開發(fā)了 3D (三維)半導(dǎo)體裝置，其中層疊并封裝多個(gè)存儲(chǔ)器芯片。在3D半導(dǎo)體裝置中，由于垂直地層疊兩個(gè)或更多個(gè)存儲(chǔ)器芯片，因此可以在相同面積內(nèi)獲得最大的集成度。
[0005]可以采用各種方法來實(shí)現(xiàn)3D半導(dǎo)體裝置。在方法之一中，將具有相同結(jié)構(gòu)的多個(gè)存儲(chǔ)器芯片層疊，然后利用諸如金屬線的導(dǎo)線來將其相互電耦合以作為一個(gè)半導(dǎo)體裝置來操作。
[0006]近來，本領(lǐng)域中已經(jīng)公開了 TSV (穿通硅通孔)型的半導(dǎo)體裝置，其中，穿通硅通孔被形成為穿過多個(gè)層疊的存儲(chǔ)器芯片，使得所有的存儲(chǔ)器芯片相互電耦合。在TSV型的半導(dǎo)體裝置中，由于穿通硅通孔垂直地穿過相應(yīng)的存儲(chǔ)器芯片以將其相互電耦合，因此與相應(yīng)存儲(chǔ)器芯片通過使用導(dǎo)線的外圍布線來相互電耦合的半導(dǎo)體裝置相比，可以有效減少封裝體的面積。
[0007]各個(gè)存儲(chǔ)器芯片可以接收數(shù)據(jù)信號(hào)、命令信號(hào)和各種控制信號(hào)。由于各種因素，要傳輸?shù)男盘?hào)可能需要在相位上被控制。例如，由于從發(fā)送單元至接收單元的要經(jīng)過長(zhǎng)距離傳輸?shù)男盘?hào)可能比通過短距離來傳輸?shù)男盘?hào)延遲得更多而被接收，因此可能要控制具有長(zhǎng)傳輸距離的信號(hào)的相位。作為另一個(gè)例子，由于信號(hào)可能因?yàn)楣に?、電壓或溫度上的變化而被延遲地接收，因此可能要控制信號(hào)的相位。

【發(fā)明內(nèi)容】

[0008]在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置包括:邏輯存儲(chǔ)器芯片，其包括將輸入信號(hào)和選通信號(hào)輸出的發(fā)送塊；以及與邏輯存儲(chǔ)器芯片層疊的多個(gè)存儲(chǔ)器芯片，其中所述多個(gè)存儲(chǔ)器芯片中的至少一個(gè)包括多個(gè)接收塊，以及其中所述多個(gè)接收塊中的每個(gè)接收所述輸入信號(hào)之中的輸入信號(hào)和所述選通信號(hào)，且控制輸入信號(hào)和選通信號(hào)中的任意一個(gè)的相位。
[0009]在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體裝置包括:第一存儲(chǔ)器芯片，其包括將輸入信號(hào)和選通信號(hào)輸出的發(fā)送塊；以及第二存儲(chǔ)器芯片，其包括接收輸入信號(hào)和選通信號(hào)的接收塊，其中在相位控制模式的情況下，發(fā)送塊輸出輸入信號(hào)和選通信號(hào)，使得它們被同時(shí)使能預(yù)定的次數(shù)，以及其中在相位控制模式的情況下，接收塊設(shè)置用于輸入信號(hào)和選通信號(hào)中的任意一個(gè)的延遲量。
[0010]在本發(fā)明的一個(gè)實(shí)施例中，一種系統(tǒng)包括:處理器；控制器，被配置成從處理器接收一個(gè)或更多個(gè)請(qǐng)求以及一個(gè)或更多個(gè)數(shù)據(jù)；以及存儲(chǔ)器單元，被配置成從控制器接收所述一個(gè)或更多個(gè)請(qǐng)求以及所述一個(gè)或更多個(gè)數(shù)據(jù)，其中存儲(chǔ)器單元包括:邏輯存儲(chǔ)器芯片，其包括將輸入信號(hào)和選通信號(hào)輸出的發(fā)送塊；以及與邏輯存儲(chǔ)器芯片層疊的多個(gè)存儲(chǔ)器芯片，其中所述多個(gè)存儲(chǔ)器芯片中的至少一個(gè)包括多個(gè)接收塊，以及其中所述多個(gè)接收塊中的每個(gè)接收輸入信號(hào)，且控制輸入信號(hào)和選通信號(hào)中的任意一個(gè)的相位。
[0011 ] 根據(jù)本發(fā)明的實(shí)施例，半導(dǎo)體裝置可以有效地控制信號(hào)的相位。
【附圖說明】
[0012]結(jié)合附圖描述特征、方面和實(shí)施例，在附圖中:
[0013]圖1示例性示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的圖；
[0014]圖2是解釋在圖1所示的半導(dǎo)體裝置中信號(hào)在傳輸期間被延遲且造成相位差的情況的圖；
[0015]圖3是示出圖1所示的第一接收塊的詳細(xì)配置的框圖；
[0016]圖4是詳細(xì)示出圖1所示的第一接收塊的電路圖；
[0017]圖5是示出圖4所示的延遲單元中的第一延遲代碼和延遲量之間的關(guān)系的圖；
[0018]圖6是解釋圖1所示的第一接收塊的操作方法的時(shí)序圖；
[0019]圖7是解釋圖1所示的第二接收塊的操作方法的時(shí)序圖；
[0020]圖8是詳細(xì)示出圖4所示的延遲單元的一個(gè)實(shí)施例的電路圖；
[0021]圖9是示出圖8所示的延遲單元中的第一延遲代碼和延遲量之間的關(guān)系的圖；
[0022]圖10是解釋包括圖8所示的延遲單元的第一接收塊的操作方法的時(shí)序圖；
[0023]圖11是示例性示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置的圖；
[0024]圖12是解釋在圖11所示的半導(dǎo)體裝置中信號(hào)在傳輸期間被延遲且造成相位差的情況的圖；
[0025]圖13是示例性示出圖11所示的第三接收塊的配置的框圖；
[0026]圖14是示例性示出根據(jù)本發(fā)明實(shí)施例的接收塊的框圖；
[0027]圖15詳細(xì)示出圖14所示的接收塊的配置的電路圖；
[0028]圖16是示例性示出根據(jù)本發(fā)明實(shí)施例的接收塊的配置的框圖；以及
[0029]圖17示出采用根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器控制器電路的系統(tǒng)的框圖。
【具體實(shí)施方式】
[0030]下面將參照附圖通過各種實(shí)施例來描述根據(jù)本發(fā)明的半導(dǎo)體裝置。
[0031]圖1是示例性示出根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置10的圖。
[0032]半導(dǎo)體裝置10可以包括第一存儲(chǔ)器芯片chipl和第二存儲(chǔ)器芯片chip2。
[0033]第一存儲(chǔ)器芯片chipl可以被配置成控制第二存儲(chǔ)器芯片chip2。也就是說，第一存儲(chǔ)器芯片chipl可以是邏輯存儲(chǔ)器芯片。第一存儲(chǔ)器芯片chipl可以與外部控制器(未示出)通信來控制第二存儲(chǔ)器芯片chip2。第一存儲(chǔ)器芯片chipl可以與第二存儲(chǔ)器芯片chip2層疊。
[0034]第一存儲(chǔ)器芯片chipl可以包括發(fā)送塊11。發(fā)送塊11可以分別經(jīng)由選通信號(hào)線15、第一數(shù)據(jù)輸入信號(hào)線16和第二數(shù)據(jù)輸入信號(hào)線17來輸出選通信號(hào)str、第一數(shù)據(jù)輸入信號(hào)d_inl和第二數(shù)據(jù)輸入信號(hào)d_in2。選通信號(hào)str可以是用于在其上升沿獲得第一數(shù)據(jù)輸入信號(hào)d_inl和第二數(shù)據(jù)輸入信號(hào)d_in2的控制信號(hào)。
[0035]第二存儲(chǔ)器芯片chip2可以在第一存儲(chǔ)器芯片chipl的控制之下儲(chǔ)存來自外部的寫入請(qǐng)求的數(shù)據(jù)。換句話說，第二存儲(chǔ)器芯片chip2可以是核心存儲(chǔ)器芯片。
[0036]第二存儲(chǔ)器芯片chip2可以包括第一接收塊100和第二接收塊200。第一接收塊100可以被配置成接收選通信號(hào)str和第一數(shù)據(jù)輸入信號(hào)d_inl，選通信號(hào)str和第一數(shù)據(jù)輸入信號(hào)d_inl的相位可能在傳輸期間改變且經(jīng)由選通信號(hào)線15和第一數(shù)據(jù)輸入信號(hào)線16從發(fā)送塊11輸出。第一接收塊100可以被配置成控制第一數(shù)據(jù)輸入信號(hào)d_inl和選通信號(hào)str中的任意一個(gè)的相位，以控制第一數(shù)據(jù)輸入信號(hào)d_inl和選通信號(hào)str之間的相位差。第二接收塊200可以被配置成接收選通信號(hào)str和第二數(shù)據(jù)輸入信號(hào)d_in2，選通信號(hào)str和第二數(shù)據(jù)輸入信號(hào)d_in2經(jīng)由選通信號(hào)線15和第二數(shù)據(jù)輸入信號(hào)線17從發(fā)送塊11輸出。第二接收塊200可以被配置成控制第二數(shù)據(jù)輸入信號(hào)d_in2和選通信號(hào)str中的任意一個(gè)的相位，以控制第二數(shù)據(jù)輸入信號(hào)d_in2和選通信號(hào)str之間的相位差。
[0037]第一存儲(chǔ)器芯片chipl和第二存儲(chǔ)器芯片chip2例如可以通過TSV12U3和14而電耦合，如圖1所示。選通信號(hào)線15、第一數(shù)據(jù)輸入信號(hào)線16和第二數(shù)據(jù)輸入信號(hào)線17經(jīng)由TSV12、13和14而電耦合在第一存儲(chǔ)器芯片chipl和第二存儲(chǔ)器芯片chip2之間以傳輸信號(hào)。
[0038]圖2是解釋在圖1所示的半導(dǎo)體裝置10中信號(hào)在傳輸期間被延遲且造成相位差的情況的圖。
[0039]例如，發(fā)送塊11可以輸出選通信號(hào)str、第一數(shù)據(jù)輸入信號(hào)d_inl和第二數(shù)據(jù)輸入信號(hào)d_in2，使得它們被同時(shí)使能(圖2的(a))。S卩，發(fā)送塊11可以輸出選通信號(hào)str、第一數(shù)據(jù)輸入信號(hào)d_inl和第二數(shù)據(jù)輸入信號(hào)d_in2，使得它們具有相同的相位且不具有相位差。
[0040]第一接收塊100和第二接收塊200可能接收具有改變的相位差的信號(hào)，所述改變的相位差是由于線和單元的布局結(jié)構(gòu)造成的。例如，如圖2所示，在第一接收塊100被設(shè)置成與TSV13相鄰而第二接收塊200被設(shè)置成與TSV14相鄰的情況下，第一數(shù)據(jù)輸入信號(hào)d_ini和第二數(shù)據(jù)輸入信號(hào)d_in2傳輸?shù)臅r(shí)間可以比選通信號(hào)str傳輸?shù)臅r(shí)間相對(duì)更短。另夕卜，在第一接收塊100被設(shè)置成比第二接收塊200更靠近TSV12的情況下，選通信號(hào)str從發(fā)送塊11傳輸?shù)降谝唤邮諌K100的時(shí)間可以比選通信號(hào)str從發(fā)送塊11傳輸?shù)降诙邮諌K200的時(shí)間相對(duì)更短。結(jié)果，第一接收塊100可以接收與第一數(shù)據(jù)輸入信號(hào)d_inl相比在相位上延遲了 tl的選通信號(hào)str，第二接收塊200可以接收與第二數(shù)據(jù)輸入信號(hào)d_in2相比在相位上延遲了 t2(t2>tl)的選通信號(hào)str (圖2的(b))。也就是說，第一接收塊100和第二接收塊200可能接收到相位差改變的信號(hào)。
[0041]因而，可能需要控制信號(hào)之間的相位差，使得選通信號(hào)str可以精確地獲得第一數(shù)據(jù)輸入信號(hào)d_inl和第二數(shù)據(jù)輸入信號(hào)d_in2。例如，可以如圖(圖2的(c))所示那樣來適當(dāng)?shù)乜刂频谝粩?shù)據(jù)輸入信號(hào)d_inl和第二數(shù)據(jù)輸入信號(hào)d_in2的相位。
[0042]再次參見圖1，根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體裝置10可以被控制成在相位控