一種基于進(jìn)位保留加法器的基數(shù)-16定點(diǎn)除法器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明公開一種基數(shù)-16定點(diǎn)除法器，屬于計(jì)算機(jī)數(shù)字技術(shù)領(lǐng)域，具體地說是一 種基于進(jìn)位保留加法器的基數(shù)-16定點(diǎn)除法器。
【背景技術(shù)】
[0002] 在數(shù)字信號(hào)處理、通訊、圖像和視頻處理中，經(jīng)常會(huì)涉及處理求商和余數(shù)的工作， 但在通用CPU、DSP中往往不會(huì)專門設(shè)置除法器完成上述工作，因?yàn)槌ㄟ\(yùn)算在一般的程序 中所占的比重很小，但在設(shè)計(jì)上較其他運(yùn)算部件卻要復(fù)雜的多，所以通常做法是在其他運(yùn) 算部件，如ALU和乘法器基礎(chǔ)上編寫指令，實(shí)現(xiàn)除法運(yùn)算的子程序。但是在某些特定的算法 中，例如取模運(yùn)算、數(shù)值轉(zhuǎn)換、數(shù)據(jù)解包算法等，除法運(yùn)算占有相當(dāng)?shù)谋戎?，是提升程序性?的關(guān)鍵所在，需要專門設(shè)置除法器，然而目前的除法運(yùn)算主要有兩種方式，第一種是設(shè)計(jì)專 門的高速除法運(yùn)算部件，需要倍數(shù)發(fā)生器、比較器、加減法器等眾多器件，電路相當(dāng)復(fù)雜犧 牲芯片面積資源來提高處理速度，一般用于高性能處理器，如因特爾45nm的Penryn處理 器；第二種是用現(xiàn)有指令實(shí)現(xiàn)相應(yīng)的除法運(yùn)算，比如把除法運(yùn)算轉(zhuǎn)化成減法和移位運(yùn)算，利 用加法器、比較器、移位加法器來完成除法操作。但是該類方法每次移位和減法操作后只能 獲得一位商值，如果被除數(shù)是N位時(shí)，需要執(zhí)行N次運(yùn)算才能得到商，缺點(diǎn)是運(yùn)算周期長(zhǎng)，性 能提升不明顯。針對(duì)目前的不足，本發(fā)明提出一種基于進(jìn)位保留加法器的基數(shù)-16定點(diǎn)除 法器，可以應(yīng)用在數(shù)字通訊、圖像和視頻處理等領(lǐng)域的ASIC集成電路設(shè)計(jì)中，中間循環(huán)迭 代過程使用數(shù)的冗余形式表示，避免了加減法產(chǎn)生的進(jìn)位延時(shí)，使產(chǎn)生一位商值的路徑延 時(shí)只有一位全加器的時(shí)延。該除法器硬件電路實(shí)現(xiàn)相對(duì)簡(jiǎn)單，一次循環(huán)運(yùn)算可以產(chǎn)生四位 商值，提高了運(yùn)行效率。

【發(fā)明內(nèi)容】

[0003] 本發(fā)明針對(duì)目前的數(shù)字信號(hào)處理的除法運(yùn)算存在的不足和缺陷，提供一種基于進(jìn) 位保留加法器的基數(shù)-16定點(diǎn)除法器，利用中間循環(huán)迭代過程使用數(shù)的冗余形式表示，避 免了 64位加減法產(chǎn)生的進(jìn)位延時(shí)，使產(chǎn)生一位商值的路徑延時(shí)只有一位全加器的時(shí)延。該 除法器硬件電路實(shí)現(xiàn)相對(duì)簡(jiǎn)單，一次循環(huán)運(yùn)算可以產(chǎn)生四位商值，提高了運(yùn)行效率。
[0004] 本發(fā)明提出的具體方案是： 一種基于進(jìn)位保留加法器的基數(shù)-16定點(diǎn)除法器，包括檢測(cè)-移位模塊，商循環(huán)產(chǎn)生模 塊，商轉(zhuǎn)換模塊，商/余數(shù)調(diào)整模塊，執(zhí)行控制模塊； 檢測(cè)-移位模塊，接受除數(shù)d和被除數(shù)，將數(shù)據(jù)分成每組16位，在運(yùn)算之前要對(duì)除數(shù)d 和被除數(shù)進(jìn)行規(guī)整，即對(duì)數(shù)據(jù)進(jìn)行檢測(cè)和向左移位，使得被除數(shù)和除數(shù)最高有效位對(duì)齊，消 除不必要的符號(hào)位；規(guī)整后的除數(shù)為0- ; 商循環(huán)產(chǎn)生模塊，接收通過檢測(cè)-移位模塊規(guī)整后的數(shù)據(jù)，用于循環(huán)操作，循環(huán)迭代產(chǎn) 生冗余數(shù)據(jù)，一周期執(zhí)行四次加減法，完成一次迭代后得到部分余數(shù)和四位商值； 商轉(zhuǎn)換模塊，接收商循環(huán)產(chǎn)生模塊所產(chǎn)生的冗余形式商值，采用進(jìn)位保留格式轉(zhuǎn)換成 標(biāo)準(zhǔn)二進(jìn)制補(bǔ)碼形式； 商/余數(shù)調(diào)整模塊，接收被除數(shù)、除數(shù)和余數(shù)的符號(hào)位，根據(jù)RNS算法對(duì)商結(jié)果和余數(shù) 結(jié)果進(jìn)行符號(hào)的同號(hào)調(diào)整，并調(diào)整商； 執(zhí)行控制模塊，負(fù)責(zé)對(duì)商循環(huán)產(chǎn)生模塊，商轉(zhuǎn)換模塊，商/余數(shù)調(diào)整模塊的執(zhí)行控制， 接收檢測(cè)-移位模塊中被除數(shù)和除數(shù)移動(dòng)的位數(shù)η和m，執(zhí)行m-n+1邏輯，實(shí)現(xiàn)運(yùn)算后右移 相應(yīng)位數(shù)，結(jié)果放入計(jì)數(shù)器中，記錄循環(huán)執(zhí)行次數(shù)。
[0005] 所述的檢測(cè)-移位模塊包含符號(hào)判斷器，取反發(fā)生器，求前導(dǎo)1數(shù)據(jù)選擇器，移位 器； 符號(hào)判斷器及取反發(fā)生器，用于接收除數(shù)與被除數(shù)的符號(hào)，若判斷數(shù)據(jù)為正，則將數(shù)據(jù) 通過取反發(fā)生器，將其變成負(fù)數(shù)進(jìn)行運(yùn)算； 求前導(dǎo)1數(shù)據(jù)選擇器，接收除數(shù)與被除數(shù)經(jīng)過符號(hào)判斷器取反后的數(shù)據(jù)，然后進(jìn)行選 擇操作，得到操作數(shù)的前導(dǎo)"1"個(gè)數(shù)并用變量表示； 移位器，用于接收數(shù)據(jù)選擇器輸出的" 1"的個(gè)數(shù)變量，即是操作數(shù)需要左移的位數(shù)。
[0006] 所述的商循環(huán)產(chǎn)生模塊包含普通加法器，商選擇電路，除數(shù)選擇電路，進(jìn)位保留加 法器，移位器； 普通加法器，用于接收被除數(shù)和除數(shù)，進(jìn)行求和操作并輸出結(jié)果，初始的被除數(shù)值為規(guī) 整后的被除數(shù)，初始的除數(shù)值為全零； 商選擇電路，用于接收加法器輸出的數(shù)據(jù)，通過RNS除法器算法商選擇規(guī)則，對(duì)商進(jìn)行 選擇操作，并輸出商值q (_1，〇，1); 除數(shù)選擇器，用于接收商選擇電路輸出的q值，根據(jù)商值選擇除數(shù)為0-或-cT并輸 出； 進(jìn)位保留加法器，用于接收被除數(shù)和除數(shù)，還有除數(shù)選擇器所選擇的除數(shù)，相加后產(chǎn)生 新的被除數(shù)和除數(shù)；其中初始的被除數(shù)為規(guī)整后的被除數(shù)，初始的除數(shù)為全零； 移位器，用于接收進(jìn)位保留加法器所輸出的被除數(shù)和除數(shù)，進(jìn)行左移操作。
[0007] 所述的商轉(zhuǎn)換模塊包含數(shù)據(jù)選擇器，商實(shí)時(shí)轉(zhuǎn)換電路，商的部分選擇電路，商值寄 存器 q_switch_M 和 q_switch_N ; 數(shù)據(jù)選擇器，通過接收檢測(cè)-移位模塊輸出的轉(zhuǎn)換有效信號(hào)，選擇商值初始值或者商 值寄存器q_switch_M和q_switch_N保存的值； 商實(shí)時(shí)轉(zhuǎn)換電路，用于接收數(shù)據(jù)選擇器輸出的值，通過RNS算法的實(shí)時(shí)轉(zhuǎn)換規(guī)則，將冗 余形式的商轉(zhuǎn)換成標(biāo)準(zhǔn)二進(jìn)制補(bǔ)碼形式； 商的部分選擇電路，通過接收?qǐng)?zhí)行控制模塊輸出的控制信號(hào)，按照RNS算法的商選擇 規(guī)則進(jìn)行選擇； 商值寄存器q_switch_M* 于保存商選擇邏輯產(chǎn)生的值，作為下一次迭 代操作的輸入數(shù)據(jù)。
[0008] 所述的商/余數(shù)調(diào)整模塊，如果余數(shù)與被除數(shù)異號(hào)，通過加上或減去規(guī)整后除數(shù) 0-使它們變?yōu)橥?hào)，否則直接輸出；如果余數(shù)調(diào)整周期中將余數(shù)加上0-，商減去1;如果 余數(shù)調(diào)整周期中將余數(shù)減去CT，商加1 ;如果余數(shù)沒有調(diào)整，商不調(diào)整，所得結(jié)果就是最終 商值。
[0009] 一種基于進(jìn)位保留加法器的基數(shù)-16定點(diǎn)除法器的運(yùn)算處理方法，具體步驟為： ① 接受除數(shù)d和被除數(shù)，將數(shù)據(jù)分成每組16位，在運(yùn)算之前要對(duì)除數(shù)d和被除數(shù)進(jìn)行 規(guī)整，即對(duì)數(shù)據(jù)進(jìn)行檢測(cè)和向左移位，使得被除數(shù)和除數(shù)最高有效位對(duì)齊，消除不必要的符 號(hào)位；規(guī)整后的除數(shù)為0- ; ② 接收通過檢測(cè)-移位模塊規(guī)整后的數(shù)據(jù)，用于循環(huán)操作，循環(huán)迭代產(chǎn)生冗余數(shù)據(jù)，一 周期執(zhí)行四次加減法，完成一次迭代后得到部分余數(shù)和四位商值； ③ 接收商循環(huán)產(chǎn)生模塊所產(chǎn)生的冗余形式商值，采用進(jìn)位保留格式轉(zhuǎn)換成標(biāo)準(zhǔn)二進(jìn)制 補(bǔ)碼形式； ④ 接收被除數(shù)、除數(shù)和余數(shù)的符號(hào)位，根據(jù)RNS算法對(duì)商結(jié)果和余數(shù)結(jié)果進(jìn)行符號(hào)的 同號(hào)調(diào)整，并調(diào)整商； ⑤ 接收檢測(cè)-移位模塊中被除數(shù)和除數(shù)移動(dòng)的位數(shù)η和m，執(zhí)行m-n+1邏輯，實(shí)現(xiàn)運(yùn)算 后右移相應(yīng)位數(shù)，結(jié)果放入計(jì)數(shù)器中，記錄循環(huán)執(zhí)行次數(shù)。
[0010] 所述的步驟①中接受除數(shù)和被除數(shù)，將數(shù)據(jù)每組16位，對(duì)數(shù)據(jù)分兩級(jí)檢測(cè)，第一 級(jí)是16位組內(nèi)檢測(cè)，計(jì)算從最高位開始有幾個(gè)連續(xù)"1"或者"0"，每組產(chǎn)生四位輸出用m 表示，并檢測(cè)連續(xù)" 1"的個(gè)數(shù)；第二級(jí)是組間檢測(cè)，檢測(cè)每組數(shù)據(jù)是否全為" 1"，每組一個(gè)輸 出，共4個(gè)輸出；兩級(jí)檢測(cè)并行執(zhí)行，然后再計(jì)算出整個(gè)數(shù)據(jù)前導(dǎo)" 1"的個(gè)數(shù)，所得就是操作 數(shù)需要左移的位數(shù)。
[0011] 所述的步驟②中采用進(jìn)位保留加法器，一個(gè)執(zhí)行周期中串行四個(gè)進(jìn)位保留加法 器，迭代完成后保存結(jié)果；商取值邏輯實(shí)現(xiàn)有四位，三位bit2、bit、bitO和規(guī)整后除數(shù) 0-，通過這四位確定商值：當(dāng)0- >0時(shí)，如果三位都為"1"，商取值就是0;當(dāng)只有bit2為 1，商取值是_1 ;其余情況，商取值是1 ;當(dāng)〈0時(shí)，尚二位都為1，商取值是0 ;bit2為1， 商取值是1 ;其余情況，商取值是_1。
[0012] 所述的步驟④中余數(shù)與被除數(shù)的同號(hào)調(diào)整為：余數(shù)與被除數(shù)異號(hào)，加上或減去除 數(shù)d使它們變?yōu)橥?hào)，否則直接輸出；選擇余數(shù)是加上除數(shù)d或者減去除數(shù)d還是保持不 變；如果余數(shù)在調(diào)整周期中加上了 d，商減去1 ;反之，商加上1 ;如果余數(shù)保持不變，商不調(diào) 整，所得結(jié)果就是最終商值。
[0013] 本發(fā)明的有益之處是：本發(fā)明通過一次迭代過程可以產(chǎn)生四位商值，即將中間運(yùn) 算用冗余形式的進(jìn)位保留格式數(shù)據(jù)進(jìn)行計(jì)算，消除了加減法中進(jìn)位鏈產(chǎn)生的延時(shí)，提高了 除法器運(yùn)行頻