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一種基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊的制作方法

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一種基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊,尤其適用于有小型化、輕 質(zhì)化、高性能和高可靠需求的彈載武器系統(tǒng)。
【背景技術(shù)】
[0002] 隨著導(dǎo)彈武器系統(tǒng)對(duì)導(dǎo)彈射程、機(jī)動(dòng)能力、可靠性等方面需求的升級(jí),導(dǎo)彈總體對(duì) 導(dǎo)彈系統(tǒng)的小型化、輕質(zhì)化、高性能和高可靠的要求越來(lái)越高。
[0003] 在以往的設(shè)計(jì)中,采用封裝好的器件搭建的計(jì)算機(jī)電路,占用了較大的印制板面 積和系統(tǒng)的體積,無(wú)法滿足導(dǎo)彈系統(tǒng)小型化、微型化的發(fā)展趨勢(shì)。
[0004] 采用SiP技術(shù),不但可以使整個(gè)系統(tǒng)的設(shè)計(jì)復(fù)雜度較小,減少設(shè)計(jì)風(fēng)險(xiǎn),降低開發(fā) 費(fèi)用,還可以可大幅度降低系統(tǒng)的體積、功耗和重量,滿足微型嵌入式系統(tǒng)在這方面的需 求;同時(shí)由于SiP采用裸片直接封裝技術(shù),芯片之間的連線很短,整個(gè)系統(tǒng)寄生電容和電阻 就很小,便于提高系統(tǒng)的性能;此外,SiP將系統(tǒng)PCB板的復(fù)雜布線移到封裝內(nèi)部,提高了系 統(tǒng)可靠性。
[0005] 在以往的設(shè)計(jì)中,F(xiàn)PGA已經(jīng)廣泛應(yīng)用于彈載信號(hào)處理系統(tǒng)中,成為彈上計(jì)算機(jī)的 核心器件,然而其在環(huán)境中的可靠性設(shè)計(jì)是一個(gè)難題。一方面,F(xiàn)PGA軟件可能受到外部空間 環(huán)境影響而產(chǎn)生各種問題,其導(dǎo)致的后果是嚴(yán)重的甚至是災(zāi)難性的;另一方面,當(dāng)FPGA軟 件本身存在設(shè)計(jì)缺陷或者由于武器系統(tǒng)改變應(yīng)用需求時(shí),若能實(shí)現(xiàn)不拆彈環(huán)境下FPGA軟 件的更新升級(jí),其軟件系統(tǒng)的生命周期便可以得到延長(zhǎng),同時(shí)產(chǎn)生的經(jīng)濟(jì)效益也是不可估 量的。
[0006] 采用SiP技術(shù)實(shí)現(xiàn)FPGA的重構(gòu),既可以提高SiP模塊的靈活性和通用性,滿足系 統(tǒng)小型化、輕質(zhì)化的要求,又可以簡(jiǎn)化測(cè)試流程,減少功耗,降低器件成本,同時(shí)提高了 FPGA 的資源利用率,降低器件的損壞率,增強(qiáng)了模塊的可靠性;最主要的是通過(guò)FPGA可重構(gòu)技 術(shù),可以在不拆彈的情況下對(duì)FPGA進(jìn)行升級(jí);另外長(zhǎng)期貯存需要一定的容錯(cuò)能力,通過(guò)可 重構(gòu)技術(shù)可以在系統(tǒng)中備份多個(gè)版本,以備不時(shí)之需。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的在于解決上述問題,提供一種基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模 塊,為系統(tǒng)小型化、輕質(zhì)化、高性能和高可靠的需求提供解決方案。
[0008] 為了實(shí)現(xiàn)上述目的,本發(fā)明所采用的技術(shù)方案是:
[0009] 一種基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊,包括基于DSP的最小系統(tǒng)SiP模塊, SiP模塊包括DSP、FPGA、自舉配置單元以及配置數(shù)據(jù)接口單元;其中,
[0010] FPGA,用于接收來(lái)自于PROM的配置數(shù)據(jù)或者經(jīng)過(guò)DSP轉(zhuǎn)換來(lái)自于自舉配置單元的 配置數(shù)據(jù);
[0011]自舉配置單元,采用FLASH接口,保存預(yù)先裝好的FPGA配置數(shù)據(jù)、多任務(wù)的配置數(shù) 據(jù)或備份的配置數(shù)據(jù);
[0012] DSP包括配置信號(hào)發(fā)生單元和時(shí)序狀態(tài)轉(zhuǎn)換單元;
[0013] 配置信號(hào)發(fā)生單元,用于產(chǎn)生配置FPGA所需的配置數(shù)據(jù)和時(shí)序;
[0014] 時(shí)序狀態(tài)轉(zhuǎn)換單元,一方面實(shí)現(xiàn)FPGA配置方式的狀態(tài)切換;另一方面將配置信號(hào) 發(fā)生單元產(chǎn)生的信號(hào)轉(zhuǎn)換成FPGA配置接口所需的信號(hào);
[0015] 配置數(shù)據(jù)接口單元,通過(guò)RS-422接口從彈上控制計(jì)算機(jī)接收FPGA配置數(shù)據(jù);
[0016] DSP 的管腳 GP3、GP10、GP11、GP8、GP9 分別與 FPGA 的管腳 /PROGRAM、/CS、/WRITE、 /INIT以及DONE相連,DSP的管腳GP12、GP13和GP15均連接到FPGA的管腳M[0, 2]上;DSP 的管腳ADDRESS、DATA、/WE以及/OE對(duì)應(yīng)連接到自舉配置單元FLASH的對(duì)應(yīng)管腳上。
[0017] 還包括另一個(gè)自舉配置單元,該自舉配置單元采用PROM接口,用于保存預(yù)先裝好 的FPGA配置數(shù)據(jù)。
[0018] 所述配置數(shù)據(jù)接口單元包括4路RS-422A智能串行異步通訊接口,通過(guò)RS422通 訊接口實(shí)現(xiàn)外設(shè)與模塊的通信。
[0019] 所述DSP的時(shí)序狀態(tài)轉(zhuǎn)換單元能夠?qū)崿F(xiàn)多種配置模式的切換,包括
[0020] 模式1 :默認(rèn)狀態(tài),上電過(guò)程直接通過(guò)采用PROM接口的自舉配置單元對(duì)FPGA進(jìn)行 配置加載;
[0021] 模式2 :模式配置,上電過(guò)程直接通過(guò)采用FLASH接口的自舉配置單元對(duì)FPGA進(jìn) 行配置加載;
[0022] 模式3 :DSP實(shí)時(shí)接收彈上控制計(jì)算機(jī)傳送的配置數(shù)據(jù),在線更新FPGA數(shù)據(jù)。
[0023] 所述模式1,將FPGA的M0、Ml、M2模式配置引腳作下拉處理,F(xiàn)PGA上電后默認(rèn)為 從PROM進(jìn)行串行加載。
[0024] 所述模式2,上電后,DSP從采用FLASH接口的自舉配置單元中讀取預(yù)先裝訂好的 FPGA重構(gòu)代碼,通過(guò)對(duì)可配置I/O的控制實(shí)現(xiàn)對(duì)FPGA加載模式的配置,從而完成FPGA代碼 重構(gòu)。
[0025] 所述模式3,通過(guò)RS-422接口在線完成重構(gòu)代碼的傳輸,在線完成FPGA代碼更新。
[0026] 所述FPGA代碼重構(gòu)采用Serial Master模式實(shí)現(xiàn)。
[0027] 與現(xiàn)有技術(shù)相比,本發(fā)明具有以下有益效果:
[0028] 1)該模塊的功能與性能以及體系結(jié)構(gòu)的確定是在多個(gè)型號(hào)任務(wù)的需求分析的基 礎(chǔ)上進(jìn)行的共性提煉,因此該模塊在功能、性能上具有廣泛的適用性。
[0029] 2)基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊采用DSP+FPGA體系架構(gòu),DSP易于實(shí)現(xiàn)復(fù) 雜控制邏輯或算法,F(xiàn)PGA易于實(shí)現(xiàn)規(guī)則算法和接口控制邏輯。利用DSP和FPGA可編程特 性可實(shí)現(xiàn)面對(duì)不同型號(hào)任務(wù)的不同需求,實(shí)現(xiàn)不同的控制算法和對(duì)不同外設(shè)的控制,該體 系結(jié)構(gòu)有效提高了基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊的通用性和靈活性。
[0030] 3)基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊采用SIP技術(shù),將DSP、FPGA、FLASH、RAM 裸芯集成在一個(gè)48mmX48mmX 6mm的腔體內(nèi)。相比傳統(tǒng)用已封裝芯片構(gòu)成的最小系統(tǒng),體 積大大減小,同時(shí)由于SiP采用裸片直接封裝技術(shù),芯片之間的連線很短,整個(gè)系統(tǒng)寄生電 容和電阻很小,有效提高系統(tǒng)的性能,降低系統(tǒng)功耗;此外,SiP將系統(tǒng)PCB板的復(fù)雜布線 固化到封裝內(nèi)部,相比傳統(tǒng)PCB布板的不確定性,提高了系統(tǒng)可靠性??梢?,基于SiP的可 重構(gòu)嵌入式計(jì)算機(jī)模塊具有小型化、功能集成化、功耗低、可靠性高的優(yōu)點(diǎn)。
[0031] 4)基于SiP的可重構(gòu)嵌入式計(jì)算機(jī)模塊采用全局可重構(gòu)技術(shù),即直接通過(guò)DSP片 外FLASH對(duì)FPGA進(jìn)行配置加載(模式配置),或是通過(guò)DSP實(shí)時(shí)接收地面測(cè)試發(fā)控系統(tǒng)傳 送的配置數(shù)據(jù),對(duì)FPGA進(jìn)行配置加載(模式配置)。該種模式,可實(shí)現(xiàn)在不拆彈的情況下對(duì) FPGA進(jìn)行更新升級(jí)或是實(shí)現(xiàn)在線測(cè)試和故障快速定位,有效提高了系統(tǒng)產(chǎn)品的可維護(hù)性。
[0032] 綜上,本發(fā)明采用DSP+FPGA標(biāo)準(zhǔn)化體系結(jié)構(gòu),將FPGA可重構(gòu)技術(shù)和SiP小型化封 裝技術(shù)充分結(jié)合到了一起,不僅降低了功耗、減小了體積、提高了可靠性,同時(shí)由于其通用 性的設(shè)計(jì),大大提高了此模塊的應(yīng)用范圍,方便了后期的維護(hù)和升級(jí)。
【附圖說(shuō)明】
[0033] 圖1為本發(fā)明的模塊組成框圖;
[0034] 圖2為本發(fā)明邏輯關(guān)系不意圖;
[00
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