用以改進(jìn)晶體管匹配的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路的領(lǐng)域。更明確地說(shuō)，本發(fā)明涉及減小晶體管間可變性。
【背景技術(shù)】
[0002]強(qiáng)加于晶體管的溝道上的應(yīng)力用于增強(qiáng)晶體管性能。舉例來(lái)說(shuō)，應(yīng)力記憶技術(shù)用于將拉伸應(yīng)力強(qiáng)加于NMOS晶體管溝道以增強(qiáng)NMOS晶體管性能，且硅鍺替換物源極及漏極用于將壓縮應(yīng)力強(qiáng)加于PMOS晶體管溝道上以增強(qiáng)PMOS晶體管性能。
[0003]在晶體管間的強(qiáng)加于晶體管溝道上的應(yīng)力的變化導(dǎo)致在晶體管間的驅(qū)動(dòng)電流(Ids)的變化。應(yīng)力的變化的一個(gè)來(lái)源是晶體管柵極的作用區(qū)重疊。在晶體管間的晶體管柵極的作用區(qū)重疊的變化導(dǎo)致在晶體管間的驅(qū)動(dòng)電流的變化。通常，設(shè)計(jì)放寬其晶體管設(shè)計(jì)裕度，使得盡管應(yīng)力誘發(fā)驅(qū)動(dòng)電流中的晶體管間不匹配，但集成電路仍可適當(dāng)?shù)夭僮鳌７艑捑w管設(shè)計(jì)裕度可導(dǎo)致集成電路的性能的降低。

【發(fā)明內(nèi)容】

[0004]以下呈現(xiàn)簡(jiǎn)化概要，以便提供對(duì)本發(fā)明的一或多個(gè)方面的基本理解。此概要并非本發(fā)明的擴(kuò)展概述，且既不打算識(shí)別本發(fā)明的關(guān)鍵性或決定性元素，也不打算描寫(xiě)其范圍。而是，所述概要的主要目的是以簡(jiǎn)化形式呈現(xiàn)本發(fā)明的一些概念，以作為稍后所呈現(xiàn)的較詳細(xì)說(shuō)明的前言。
[0005]本發(fā)明揭示一種用以調(diào)整設(shè)計(jì)數(shù)據(jù)庫(kù)中的晶體管柵極幾何形狀以補(bǔ)償晶體管間驅(qū)動(dòng)電流中由柵極作用區(qū)重疊中的差異造成的差異并形成光罩的方法。本發(fā)明揭示一種用以調(diào)整設(shè)計(jì)數(shù)據(jù)庫(kù)中的晶體管幾何形狀以補(bǔ)償晶體管間驅(qū)動(dòng)電流中由柵極作用區(qū)重疊中的差異造成的差異并補(bǔ)償在晶體管柵極與隔離區(qū)/作用區(qū)界面交叉之處的晶體管接通電壓降的方法。
【附圖說(shuō)明】
[0006]圖1圖解說(shuō)明具有相同柵極長(zhǎng)度及晶體管寬度但具有晶體管間柵極作用區(qū)重疊差異的晶體管。
[0007]圖2是根據(jù)實(shí)施例而形成的晶體管。
[0008]圖3是根據(jù)實(shí)施例而形成的晶體管。
[0009]圖4是根據(jù)實(shí)施例的用于確定驅(qū)動(dòng)電流對(duì)柵極作用區(qū)重疊的步驟的流程圖。
[0010]圖5是根據(jù)實(shí)施例而形成的集成電路的制作中的步驟的流程圖。
【具體實(shí)施方式】
[0011]以下同在申請(qǐng)中的專(zhuān)利申請(qǐng)案是相關(guān)的且特此以引用的方式并入:美國(guó)專(zhuān)利申請(qǐng)案 13/288，584 (德州儀器公司(Texas Instruments)案號(hào) T1-66968)，2011 年 11 月 3 日提出申請(qǐng)。關(guān)于此專(zhuān)利申請(qǐng)案在此部分中的提及，所述專(zhuān)利申請(qǐng)案并不被認(rèn)為是關(guān)于本發(fā)明的現(xiàn)有技術(shù)。
[0012]參考附圖描述本發(fā)明，其中貫穿所述各圖，相似元件符號(hào)用于指定類(lèi)似或等效元件。所述各圖未按比例繪制且其僅為圖解說(shuō)明本發(fā)明而提供。下文參考用于圖解的實(shí)例應(yīng)用來(lái)描述本發(fā)明的幾個(gè)方面。應(yīng)理解，眾多特定細(xì)節(jié)、關(guān)系及方法經(jīng)陳述以提供對(duì)本發(fā)明的理解。然而，所屬領(lǐng)域的技術(shù)人員將易于認(rèn)識(shí)到，可在不具有特定細(xì)節(jié)中的一或多者的情況下或借助其它方法來(lái)實(shí)踐本發(fā)明。在其它例子中，未詳細(xì)展示眾所周知的結(jié)構(gòu)或操作以避免使本發(fā)明模糊。本發(fā)明不限于動(dòng)作或事件的所圖解說(shuō)明次序，因?yàn)橐恍﹦?dòng)作可以不同次序發(fā)生及/或與其它動(dòng)作或事件同時(shí)發(fā)生。此外，未必需要所有所圖解說(shuō)明動(dòng)作或事件來(lái)實(shí)施根據(jù)本發(fā)明的方法。
[0013]柵極作用區(qū)重疊從一個(gè)晶體管到另一晶體管的變化可導(dǎo)致晶體管之間的驅(qū)動(dòng)電流中的差異。通常，設(shè)計(jì)者放松晶體管設(shè)計(jì)裕度以使得電路能夠在存在這些驅(qū)動(dòng)電流變化的情況下適當(dāng)?shù)仄鹱饔谩Ｒ暂^大設(shè)計(jì)裕度進(jìn)行設(shè)計(jì)可降低電路性能且降低具有可接受性能的部件的合格率。
[0014]盡管圖1中的全部三個(gè)晶體管102、104及106具有相同柵極長(zhǎng)度及相同晶體管寬度130，但由于溝道區(qū)域中的應(yīng)力因柵極作用區(qū)重疊中的差異所致的差異，晶體管驅(qū)動(dòng)電流(Ids)可顯著不同。舉例來(lái)說(shuō)，在參考晶體管102中，柵極108的作用區(qū)重疊110及112是相同的，而在晶體管104中，柵極114的作用區(qū)重疊116及118是不同的。晶體管104的驅(qū)動(dòng)電流可因強(qiáng)加于晶體管溝道上的不同應(yīng)力而不同于參考晶體管102的驅(qū)動(dòng)電流?？煽缭骄w管溝道的寬度130調(diào)整晶體管114的柵極長(zhǎng)度，使得晶體管104的驅(qū)動(dòng)電流變得匹配到參考晶體管102的驅(qū)動(dòng)電流。
[0015]在晶體管106中，柵極120在晶體管106的下部部分中的作用區(qū)重疊122及124與參考晶體管102相同，而柵極120在晶體管106的上部部分中的作用區(qū)重疊126是不同的。
[0016]如圖2中所展示，晶體管106的上部部分132的柵極長(zhǎng)度134可與晶體管106的下部部分的柵極長(zhǎng)度136單獨(dú)地進(jìn)行調(diào)整以使驅(qū)動(dòng)電流匹配到參考晶體管102的驅(qū)動(dòng)電流。
[0017]在圖1中的設(shè)計(jì)布局中，晶體管柵極108、114及120沿著虛擬柵極128以恒定間距放置以改進(jìn)晶體管間匹配。
[0018]具有SiGe源極/漏極的PMOS晶體管的Ids因柵極作用區(qū)重疊中的差異而對(duì)應(yīng)力差異特別敏感。在SiGe源極/漏極工藝中，從源極區(qū)及漏極區(qū)移除單晶硅以形成溝槽，且接著用外延生長(zhǎng)的SiGe重新填充這些溝槽。由于SiGe的品格常數(shù)大于單晶硅的品格常數(shù)，因此將壓縮應(yīng)力施加到晶體管溝道區(qū)域中的單晶體。此壓縮應(yīng)力增強(qiáng)空穴迀移率且因此增強(qiáng)PMOS Ids。PMOS柵極的較大SiGe作用區(qū)重疊將較大壓縮應(yīng)力施加到PMOS溝道區(qū)域，從而導(dǎo)致較高PMOS Idso PMOS柵極的SiGe作用區(qū)重疊從一個(gè)晶體管到另一晶體管的變化導(dǎo)致PMOS Ids可變性。
[0019]具有橫跨用于集成電路的柵極設(shè)計(jì)空間的作用區(qū)重疊的柵極作用區(qū)重疊的NMOS及PMOS晶體管測(cè)試結(jié)構(gòu)可用于構(gòu)造Ids對(duì)柵極作用區(qū)重疊的查找表或可用于產(chǎn)生根據(jù)柵極作用區(qū)重疊而計(jì)算Ids的方程式。對(duì)于PMOS晶體管，查找表可針對(duì)SiGe柵極作用區(qū)重疊而構(gòu)造且還可針對(duì)非SiGe柵極作用區(qū)重疊而構(gòu)造，如果兩種類(lèi)型的PMOS晶體管均存在于設(shè)計(jì)數(shù)據(jù)庫(kù)中的話。這些查找表可用于在OPC之前對(duì)PMOS晶體管做出調(diào)整以降低PMOS晶體管間Ids可變性。在具有經(jīng)降低晶體管間Ids可變性的情況下，可減小設(shè)計(jì)裕度，此可改進(jìn)電路性能及改進(jìn)電路合格率。
[0020]術(shù)語(yǔ)“參考晶體管”是指具有給定晶體管柵極長(zhǎng)度、晶體管寬度及柵極作用區(qū)重疊的晶體管。優(yōu)選地，參考晶體管是設(shè)計(jì)數(shù)據(jù)庫(kù)中最經(jīng)常使用的晶體管。如果需要，可針對(duì)每一晶體管類(lèi)型、針對(duì)每一不同晶體管寬度及針對(duì)每一不同晶體管柵極長(zhǎng)度而定義不同參考晶體管。
[0021]晶體管間可變性的另一來(lái)源是晶體管接通電壓(Vt)在晶體管柵極橫穿作用區(qū)/隔離區(qū)邊界處的改變。當(dāng)來(lái)自隔離區(qū)電介質(zhì)的壓縮應(yīng)力在從約.5GPa到1.5GPa的范圍內(nèi)變化時(shí)，尤其N(xiāo)MOS晶體管的vt在緊鄰近于隔離區(qū)的溝道區(qū)域中減小約5mv到50mv。vt中的此減小不僅增加晶體管的驅(qū)動(dòng)電流，而且可提升晶體管關(guān)斷電流(1ff)，從而導(dǎo)致高得不可接受的待機(jī)電流。
[0022]圖3圖解說(shuō)明減小由此應(yīng)力鄰近效應(yīng)所致的晶體管變化的實(shí)施例方法。晶體管300的柵極長(zhǎng)度304在柵極與隔離區(qū)/作用區(qū)邊界308交叉之處延長(zhǎng)到溝道區(qū)域302中。具有標(biāo)稱(chēng)泄漏的晶體管的柵極長(zhǎng)度304可每側(cè)向溝道中延長(zhǎng)約10%達(dá)小于溝道寬度310的約20% (每側(cè)10% )的距離302。將到溝道中的柵極長(zhǎng)度增加超過(guò)約20%可導(dǎo)致晶體管性能中的不可接受的降低。在具有40nmX150nm的尺寸的具有標(biāo)稱(chēng)泄漏(約50nm或50nm以下的柵極長(zhǎng)度)的第一實(shí)例實(shí)施例晶體管中，可將晶體管柵極長(zhǎng)度304增加到44nm，每側(cè)向溝道中延伸約15nm(每側(cè)約10% )的距離302。
[0023]低泄漏柵極長(zhǎng)度晶體管的柵極長(zhǎng)度(約SOnm或SOnm以上的柵極長(zhǎng)度)的長(zhǎng)度可增加約10%達(dá)小于溝道的約35% (每側(cè)17.5% )的距離。將具有IlOnmX 150nm的尺寸的實(shí)例實(shí)施例低泄漏晶體管的柵極長(zhǎng)度從IlOnm增加到約130nm，每側(cè)向溝道中延伸約25nm(16.7% ) ο
[0024]圖4是用于確定可對(duì)晶體管的柵極長(zhǎng)度做出怎樣調(diào)整(根據(jù)柵極作用區(qū)重疊)以使驅(qū)動(dòng)電流匹配到參考晶體管的驅(qū)動(dòng)電流的實(shí)例工藝流程。
[0025]在步驟402中，檢查集成電路的設(shè)計(jì)數(shù)據(jù)庫(kù)以確定針對(duì)集成電路中的每一晶體管類(lèi)型的柵極作用區(qū)重疊的所有變化。
[0026]在步驟404中，產(chǎn)生具有在橫跨集