高速緩沖存儲(chǔ)器Cache地址的映射處理方法和裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明實(shí)施例涉及數(shù)據(jù)存儲(chǔ)技術(shù)，尤其涉及一種高速緩沖存儲(chǔ)器Cache地址的映射處理方法和裝置。
【背景技術(shù)】
[0002]隨著數(shù)據(jù)集的增大和處理器核數(shù)的增多，頁(yè)表緩沖(Translat1n LookasideBuffer ;簡(jiǎn)稱TLB)和高速緩沖存儲(chǔ)器(Cache)面臨著更嚴(yán)峻的挑戰(zhàn)。TLB競(jìng)爭(zhēng)問(wèn)題:在多數(shù)體系結(jié)構(gòu)中，每次訪存都需要先查詢頁(yè)表，把虛擬地址轉(zhuǎn)換為物理地址，然后用物理地址索引Cache。頁(yè)表通常很大，分級(jí)存儲(chǔ)在內(nèi)存中。TLB作為頁(yè)表的緩沖，緩存少量經(jīng)常使用的頁(yè)表項(xiàng)，存儲(chǔ)在離CPU核很近的位置，這樣如果要查詢的虛實(shí)映射關(guān)系存儲(chǔ)在TLB中，SPTLB訪問(wèn)命中(Hit)，可以大大加速虛實(shí)地址轉(zhuǎn)換過(guò)程。但是如果TLB經(jīng)常訪問(wèn)缺失(Miss)，仍然需要到內(nèi)存中分多級(jí)查找頁(yè)表得到對(duì)應(yīng)的頁(yè)表項(xiàng)，需要經(jīng)歷很長(zhǎng)的訪問(wèn)延遲。隨著大數(shù)據(jù)時(shí)代數(shù)據(jù)集的不斷增大，這種TLB的競(jìng)爭(zhēng)只會(huì)越來(lái)越激烈，從而導(dǎo)致更大比例的TLBmiss,嚴(yán)重影響性能。Cache競(jìng)爭(zhēng)問(wèn)題:在大多數(shù)的多核體系結(jié)構(gòu)中,最后一級(jí)Cache (LastLevel Cache ;簡(jiǎn)稱LLC)為多核所共享，這樣核與核之間就會(huì)對(duì)LLC產(chǎn)生競(jìng)爭(zhēng)，導(dǎo)致進(jìn)程之間相互替換cache，使cache利用率下降。特別是，有些程序的局部性比較差，但是訪問(wèn)頻繁、工作集很大，這樣就會(huì)占用較多的LLC容量，從而嚴(yán)重影響其他進(jìn)程的性能。隨著核數(shù)的增多，LLC的競(jìng)爭(zhēng)問(wèn)題會(huì)越來(lái)越嚴(yán)重。
[0003]現(xiàn)有技術(shù)中一般通過(guò)大頁(yè)面(Huge Page)和頁(yè)著色劃分Cache (Page-Coloringbased Cache Partit1n)技術(shù)進(jìn)行性能優(yōu)化。其中,進(jìn)程需要的頁(yè)表項(xiàng)數(shù)為工作集大小/頁(yè)面大小，進(jìn)程的工作集隨著應(yīng)用需求會(huì)不斷增大，這時(shí)候增大頁(yè)面大小，可以顯著的減少進(jìn)程所需要的頁(yè)表項(xiàng)數(shù)。比如，普通頁(yè)面為4KB，使用2MB的大頁(yè)面，可以把進(jìn)程需要的頁(yè)表項(xiàng)數(shù)降低512倍，大大減輕TLB的競(jìng)爭(zhēng)壓力，減少TLB Miss，從而提高性能。
[0004]一種減少LLC競(jìng)爭(zhēng)的方法是，靜態(tài)或動(dòng)態(tài)的把LLC劃分給不同的核(進(jìn)程)，使之相互隔離，不產(chǎn)生競(jìng)爭(zhēng)，這種技術(shù)稱為劃分cache(Cache Partit1n)。頁(yè)著色(page-coloring)是一種軟件實(shí)現(xiàn)劃分cache的方法,具有易于使用、不需要修改硬件的優(yōu)點(diǎn)。圖1為現(xiàn)有技術(shù)頁(yè)著色劃分Cache的原理示意圖，如圖1所示，圖1顯示了頁(yè)著色劃分Cache的原理。從操作系統(tǒng)的角度，物理地址PA可以分為兩部分:物理頁(yè)面號(hào)(PhysicalPage Number ；PPN)和頁(yè)偏移(Page Offset)；從 Cache 的角度，物理地址(PhysicalAddress ;簡(jiǎn)稱PA)可以分為三部分:高速緩沖存儲(chǔ)器標(biāo)簽(Cache Tag)、高速緩沖存儲(chǔ)器集合索引(Cache Set Index)和高速緩沖存儲(chǔ)器塊偏移(Cache Block Offset)。其中操作系統(tǒng)可以控制PPN，但是不能控制Page Offset JiSPage Offset的位數(shù)為N，則2N即為頁(yè)面大小。PPN和Cache Set Index的交集稱為著色位(color bits)。操作系統(tǒng)通過(guò)控制PPN(即控制著色位)，可以使地址映射到指定的Cache Set中。這樣，給不同的進(jìn)程分配不同的著色位，即可以使其映射到不同的Cache Set中，從而實(shí)現(xiàn)相互隔離。
[0005]圖2為現(xiàn)有技術(shù)中大頁(yè)面與頁(yè)著色劃分Cache的矛盾示意圖,如圖2所示，大頁(yè)面的Page Offset域的位數(shù)變多(因?yàn)轫?yè)面更大，需要更多位表示頁(yè)內(nèi)偏移)，而PPN域的位數(shù)變少，并不再與Cache set index相交。沒(méi)有著色位的存在，使得操作系統(tǒng)不能再通過(guò)控制PPN的方式，控制Cache Set Index。因此在現(xiàn)有的硬件體系結(jié)構(gòu)下，大頁(yè)面技術(shù)和頁(yè)著色劃分Cache技術(shù)存在矛盾，導(dǎo)致兩者無(wú)法同時(shí)使用。

【發(fā)明內(nèi)容】

[0006]本發(fā)明各實(shí)施例針對(duì)現(xiàn)有技術(shù)中大頁(yè)面技術(shù)和頁(yè)著色劃分Cache技術(shù)無(wú)法同時(shí)使用的缺陷，提供一種高速緩沖存儲(chǔ)器Cache地址的映射處理方法和裝置。
[0007]本發(fā)明實(shí)施例一方面提供一種高速緩沖存儲(chǔ)器Cache地址的映射處理方法，包括:
[0008]獲取處理核發(fā)送的訪問(wèn)地址所對(duì)應(yīng)的物理地址，所述物理地址包括物理頁(yè)面號(hào)PPN和頁(yè)偏移；
[0009]將所述物理地址映射成Cache地址，所述Cache地址依次包括第一高速緩沖存儲(chǔ)器集合索引Cache Set Indexl、高速緩沖存儲(chǔ)器標(biāo)簽Cache Tag、第二高速緩沖存儲(chǔ)器集合索引Cache Set Index2,以及高速緩沖存儲(chǔ)器塊偏移Cache Block Offset ;其中，位于高位的所述Cache Set Indexl和位于低位的所述Cache Set Index2共同組成高速緩沖存儲(chǔ)器集合索引Cache Set Index,且所述Cache Set Indexl位于所述PPN的覆蓋范圍內(nèi)。
[0010]本發(fā)明實(shí)施例另一方面還提供另一種高速緩沖存儲(chǔ)器Cache地址的映射處理方法，包括:
[0011]獲取處理核發(fā)送的訪問(wèn)地址所對(duì)應(yīng)的偽物理地址，所述偽物理地址包括偽物理頁(yè)面號(hào)和偽頁(yè)偏移；其中，所述偽物理頁(yè)面號(hào)中包括第一地址部分，所述偽頁(yè)偏移包括第二地址部分，所述第一地址部分與所述第二地址部分大小相同；
[0012]通過(guò)將所述第一地址部分與所述第二地址部分互換位置以完成將所述偽物理地址映射成真實(shí)物理地址，所述真實(shí)物理地址包括真實(shí)物理頁(yè)面號(hào)PPN和頁(yè)偏移；其中，所述PPN包括所述第二地址部分，所述頁(yè)偏移包括所述第一地址部分；
[0013]將所述真實(shí)物理地址映射成Cache地址,所述Cache地址包括高速緩沖存儲(chǔ)器標(biāo)簽Cache Tag、高速緩沖存儲(chǔ)器集合索引Cache Set Index，以及高速緩沖存儲(chǔ)器塊偏移Cache Block Offset ;其中，所述第一地址部分位于所述Cache Set Index的覆蓋范圍內(nèi)。
[0014]本發(fā)明實(shí)施例另一方面提供一種高速緩沖存儲(chǔ)器Cache地址的映射處理裝置，包括:
[0015]第一獲取模塊，用于獲取處理核發(fā)送的訪問(wèn)地址所對(duì)應(yīng)的物理地址，所述物理地址包括物理頁(yè)面號(hào)PPN和頁(yè)偏移；
[0016]第一映射模塊,用于將所述物理地址映射成Cache地址，所述Cache地址依次包括第一高速緩沖存儲(chǔ)器集合索引Cache Set Indexl、高速緩沖存儲(chǔ)器標(biāo)簽Cache Tag、第二高速緩沖存儲(chǔ)器集合索引Cache Set Index2，以及高速緩沖存儲(chǔ)器塊偏移Cache BlockOffset ;其中，位于高位的所述Cache Set Indexl和位于低位的所述Cache Set Index2共同組成高速緩沖存儲(chǔ)器集合索引CacheSet Index,且所述Cache Set Indexl位于所述PPN的覆蓋范圍內(nèi)。
[0017]本發(fā)明實(shí)施例另一方面還提供另一種高速緩沖存儲(chǔ)器Cache地址的映射處理裝置，包括:
[0018]第二獲取模塊，獲取處理核發(fā)送的訪問(wèn)地址所對(duì)應(yīng)的偽物理地址，所述偽物理地址包括偽物理頁(yè)面號(hào)和偽頁(yè)偏移；其中，所述偽物理頁(yè)面號(hào)中包括第一地址部分，所述偽頁(yè)偏移包括第二地址部分，所述第一地址部分與所述第二地址部分大小相同；
[0019]第二映射模塊，用于通過(guò)將所述第一地址部分與所述第二地址部分互換位置以完成將所述偽物理地址映射成真實(shí)物理地址，所述真實(shí)物理地址包括真實(shí)物理頁(yè)面號(hào)PPN和頁(yè)偏移；其中，所述PPN包括所述第二地址部分，所述頁(yè)偏移包括所述第一地址部分；
[0020]第三映射模塊，用于將所述真實(shí)物