CL/TK語(yǔ)言是當(dāng)前被業(yè)界廣泛采用的工具控制語(yǔ)言， 被應(yīng)用于各種腳本及高級(jí)應(yīng)用程序的開(kāi)發(fā)，是各種EDA工具間的數(shù)據(jù)交換標(biāo)準(zhǔn)接口。上述 方法是首先找到全設(shè)計(jì)里所有的spare cell。pattern變量定義了 spare cell名稱(chēng)中的 關(guān)鍵字，并以此關(guān)鍵字作為通配符來(lái)對(duì)全電路里的spare cell進(jìn)行篩選，進(jìn)而獲得每一個(gè) spare cell的位置坐標(biāo)instLoc及尺寸坐標(biāo)instCellDim，之后代碼對(duì)每一個(gè)spare cell 的端口 信息進(jìn)行提取，通過(guò) dbForEachFTermLefPort 和 dbForEachLefPortLayerShape， 獲得每一個(gè)端口的版圖結(jié)構(gòu)信息，由于在標(biāo)準(zhǔn)單元中很多端口的版圖為不規(guī)則多邊形， dbForEachLayerShapeShape命令能夠?qū)⒉灰?guī)則多邊形拆分為一組等價(jià)的矩形坐標(biāo)數(shù)組，至 此所有端口的版圖形狀及位置信息全部獲得。
[0034] 在獲得端口的版圖形狀及位置信息之后，需要根據(jù)這一信息，確定每一端口可生 成spare via的區(qū)域，亦即via region。圖2所示即為via region示意圖。圖中黑色粗實(shí) 線框內(nèi)區(qū)域?yàn)閟pare cell某一端口的Ml版圖結(jié)構(gòu)，spare via可實(shí)現(xiàn)的區(qū)域?yàn)閳D中黑色 虛線所劃定的多邊形以內(nèi)。via region生成的原則是：如果定義spare cell端口的Ml版 圖區(qū)域?yàn)镚1, spare via的Ml的版圖區(qū)域?yàn)镚2，那么，當(dāng)在端口上生成spare via時(shí)，需滿 足G2 G G1 (
[0035] Via region的生成可以通過(guò)對(duì)spare cell各端口的Ml的版圖進(jìn)行提取、分析、 處理得到。這一過(guò)程主要包含三個(gè)方面內(nèi)容：其一，需對(duì)Ml的⑶S層號(hào)進(jìn)行定義，將spare cell的Ml的版圖信息按照GDS層號(hào)進(jìn)行抽取，并依據(jù)圖論對(duì)抽取的數(shù)據(jù)進(jìn)行映射，建立數(shù) 學(xué)模型；其二，對(duì)映射后的數(shù)據(jù)進(jìn)行遍歷，生成能夠容納via的邊界特征點(diǎn)，由此特征點(diǎn)構(gòu) 建via region區(qū)域；其三，將via region的坐標(biāo)信息輸出。
[0036] 3)獲得了 via region之后，并不意味著spare via可以在via region以內(nèi)的任 意地方實(shí)現(xiàn)。圖3中展示了一個(gè)via region交疊所產(chǎn)生的spare via布線的問(wèn)題。圖3 中，via region的區(qū)域共有3個(gè)，對(duì)應(yīng)于不同的三個(gè)端口，spare via如果在via region的 區(qū)域以內(nèi)任意選擇的話，那么有可能會(huì)出現(xiàn)三個(gè)spare via在垂直方向產(chǎn)生交疊的狀況，正 如圖 3 中，spare via 1，spare via 2，spare via 3 的情況。由于 spare via 要通過(guò)頂層 金屬連接到與其相鄰的power/ground stripe上，所以當(dāng)spare via在垂直方向產(chǎn)生交疊 時(shí)，會(huì)導(dǎo)致這一連接走線產(chǎn)生交叉短路，為避免交叉，交疊的spare via的連接必須通過(guò)跳 層或是同層金屬的跳線（jogging)來(lái)實(shí)現(xiàn)。這會(huì)產(chǎn)生額外的布線資源的消耗，為避免這一 問(wèn)題，spare via在via region區(qū)域內(nèi)的位置選擇，應(yīng)盡量避免產(chǎn)生垂直方向的交疊。所 述方法中用如下算法避免spare via的垂直交疊：
[0037] 3. 1)對(duì)spare cell所有的端口的via region按照權(quán)值大小進(jìn)行排序，權(quán)值的選 擇為via region面積的大小與via region垂直方向交疊次數(shù)的比例加權(quán)。面積越小，交 疊次數(shù)越高的via region其優(yōu)先級(jí)越高。
[0038] 3. 2)設(shè)置已產(chǎn)生sparevia的區(qū)域集合為空
[0039] 3. 3)按照優(yōu)先級(jí)的高低，依次對(duì)相應(yīng)的via region區(qū)域進(jìn)行掃描遍歷，如發(fā)現(xiàn)遍 歷區(qū)域與已產(chǎn)生spare via的區(qū)域集合中的區(qū)域在垂直方向有交疊，貝Ij跳過(guò)該區(qū)域繼續(xù)遍 歷，直至發(fā)現(xiàn)未產(chǎn)生交疊的via region區(qū)域?yàn)橹?。如不存在這樣的區(qū)域，則選擇交疊區(qū)域 作為spare via的生成區(qū)域。將得到的spare via的位置區(qū)域追加入已產(chǎn)生spare via 的區(qū)域集合。繼續(xù)重復(fù)3的步驟。
[0040] 選定位置之后，Spare via的生成，生成spare via的TCL/TK描述如下
[0041 ] set viaCell[dbCreateRestrictedViaCell layered ullx ully uurx uury Illx lily Iurx Iury cut_llx cut_lly cut_urx cut_ury cut_width cut_height xtimes ytimes xpitch ypitch]
[0042] dbCreateVia net$viaCell x y FILLffIRE
[0043] dbCreateRestrictedViaCelly 用來(lái)完成 via 單元的 layout 結(jié)構(gòu)定義，ullx ully uurx uury四個(gè)變量，定義via單元上層金屬左下角與右上角坐標(biāo)；Ilx Illy Iurx Iury 定義via單元下層金屬的左下角與右上角坐標(biāo)；cut_llx cut_lly cut_urx cut_ury定義 contact layer 左下角與右上角的坐標(biāo)；cut_width，cut_height 分別定義 contact layer 的寬度與高度；xtimes與ytimes分別定義via陣列行與列的個(gè)數(shù)；xpitch與ypitch分別 定義via陣列的行間距與列間距。dbCreateVia命令將自定義的spare via放入指定的坐 標(biāo)位置，F(xiàn)ILLWIRE表征spare via的布線屬性。
[0044] 4)在生成spare via之后，需將spare via與其相鄰的power/ground stripe進(jìn) 行頂層布線連接，其相應(yīng)的TCL/TK描述如下
[0045] dbCreateffire net lx Iy hx hy IayerId I
[0046] 上述代碼中，最后的數(shù)字1表示該布線的方向?yàn)榇怪狈较颉?br>[0047] 圖4中展示了一個(gè)應(yīng)用所述方法在spare cell上生成spare via的實(shí)例。圖5 展示了這一 spare via結(jié)構(gòu)的縱切面示意圖。從圖中可以看到spare cell端口所屬的底 層金屬，通過(guò)spare via連接到頂層金屬，再通過(guò)頂層的金屬布線與頂層的power或ground stripe相連接。傳統(tǒng)方法中，spare via是與底層金屬的power或ground rail相連的， ECO調(diào)整很可能需要將從底層到頂層所有的mask都做修正才能實(shí)現(xiàn)目標(biāo)連接，其所修改的 mask數(shù)量是巨大的。而采用所述方法，spare via與頂層金屬相連，當(dāng)芯片需要ECO調(diào)整時(shí)， 只需將頂層金屬斷開(kāi)，然后選擇相應(yīng)的金屬層布線與目標(biāo)端口相連即可，在很多情況下，由 于頂層金屬剩余的布線資源較多，所以所有的ECO調(diào)整很可能將全部局限于頂層金屬，其 所涉及的需要改動(dòng)的mask數(shù)量?jī)H有1層，相比傳統(tǒng)方案大大減少，其成本大大降低。
【主權(quán)項(xiàng)】
1. 一種在sparecell上加入sparevia的方法，其特征在于：所述方法包括如下步 驟： 1) 芯片整體的電源網(wǎng)絡(luò)規(guī)劃時(shí)需采用頂層金屬，以power、ground為一組做水平方向 的power/ground stripe，兩根stripe之間的間距要大于標(biāo)準(zhǔn)單元所定義的 core site 的高度，但要小于這一高度的兩倍。每組power/ground stripe加入的位置要保證兩根 stripe之間能夠容下一條完整的標(biāo)準(zhǔn)單元的core row ; 之后，將 spare cell 加入每組 power/ground stripe 之間的 core row ; 2) 提取所有sparecell輸入、輸出端口的位置坐標(biāo)，版圖結(jié)構(gòu)信息，根據(jù)所選擇的 sparevia結(jié)構(gòu)，在端口上生成相應(yīng)的viaregion; 3) 根據(jù)各端口的via region，選擇各端口生成spare via的相應(yīng)位置坐標(biāo)，坐標(biāo)的選 擇要確保各端口的spare via在垂直方向，結(jié)合EDA工具，生成spare via; 4) 將spare via通過(guò)頂層金屬連接到與其相鄰的一組頂層power/ground stripe上。 2?如權(quán)利要求1所述的一種在spare cel 1上加入spare via的方法，其特征 在于：所述步驟2)中，首先找到全設(shè)計(jì)里所有的spare cell。pattern變量定義了 spare cell名稱(chēng)中的關(guān)鍵字，并以此關(guān)鍵字作為通配符來(lái)對(duì)全電路里的spare cell進(jìn) 行篩選，進(jìn)而獲得每一個(gè)spare cell的位置坐標(biāo)instLoc及尺寸坐標(biāo)instCellDim， 之后代碼對(duì)每一個(gè)spare cell的端口信息進(jìn)行提取，通過(guò)dbForEachFTermLefPort和 dbForEachLefPortLayerShape，獲得每一個(gè)端口的版圖結(jié)構(gòu)信息，由于在標(biāo)準(zhǔn)單元中很多 端口的版圖為不規(guī)則多邊形，dbForEachLayerShapeShape命令能夠?qū)⒉灰?guī)則多邊形拆分為 一組等價(jià)的矩形坐標(biāo)數(shù)組，至此所有端口的版圖形狀及位置信息全部獲得。3. 如權(quán)利要求1或2所述的種在sparecell上加入sparevia的方法，其特征在于： 所述步驟2)中，Viaregion的生成通過(guò)對(duì)sparecell各端口的Ml的版圖進(jìn)行提取、分析、 處理得到，包括如下過(guò)程：2. 1)，需對(duì)Ml的⑶S層號(hào)進(jìn)行定義，將sparecell的Ml的版圖 信息按照GDS層號(hào)進(jìn)行抽取，并依據(jù)圖論對(duì)抽取的數(shù)據(jù)進(jìn)行映射，建立數(shù)學(xué)模型；2. 2)，對(duì) 映射后的數(shù)據(jù)進(jìn)行遍歷，生成能夠容納via的邊界特征點(diǎn)，由此特征點(diǎn)構(gòu)建viaregion區(qū) 域；2. 3)，將viaregion的坐標(biāo)信息輸出。4. 如權(quán)利要求1或2所述的種在spare cell上加入spare via的方法，其特征在于： 所述步驟3)中，坐標(biāo)位置的選擇過(guò)程為： 3. 1)對(duì)sparecell所有的端口的viaregion按照權(quán)值大小進(jìn)行排序，權(quán)值的選擇為viaregion面積的大小與viaregion垂直方向交疊次數(shù)的比例加權(quán)，面積越小，交疊次數(shù) 越高的viaregion其優(yōu)先級(jí)越高； 3. 2)設(shè)置已產(chǎn)生spare via的區(qū)域集合為空； 3. 3)按照優(yōu)先級(jí)的高低，依次對(duì)相應(yīng)的viaregion區(qū)域進(jìn)行掃描遍歷，如發(fā)現(xiàn)遍歷區(qū) 域與已產(chǎn)生sparevia的區(qū)域集合中的區(qū)域在垂直方向有交疊，貝Ij跳過(guò)該區(qū)域繼續(xù)遍歷， 直至發(fā)現(xiàn)未產(chǎn)生交疊的viaregion區(qū)域?yàn)橹?；如不存在這樣的區(qū)域，則選擇交疊區(qū)域作為 sparevia的生成區(qū)域，將得到的sparevia的位置區(qū)域追加入已產(chǎn)生sparevia的區(qū)域集 合，繼續(xù)重復(fù)3. 3)的步驟。
【專(zhuān)利摘要】一種在spare？cell上加入spare？via的方法，包括如下步驟：1)芯片整體的電源網(wǎng)絡(luò)規(guī)劃時(shí)需采用頂層金屬，以power、ground為一組做水平方向的power/ground？stripe，將spare？cell加入每組power/ground？stripe之間的core？row；2)提取所有spare？cell輸入、輸出端口的位置坐標(biāo)，版圖結(jié)構(gòu)信息，根據(jù)所選擇的spare？via結(jié)構(gòu)，在端口上生成相應(yīng)的via？region；3)根據(jù)各端口的via？region，選擇各端口生成spare？via的相應(yīng)位置坐標(biāo)，結(jié)合EDA工具，生成spare？via；4)將spare？via通過(guò)頂層金屬連接到與其相鄰的一組頂層power/ground？stripe上。本發(fā)明能減少應(yīng)用spare？cell進(jìn)行ECO調(diào)整時(shí)所產(chǎn)生的需重新制版的金屬層及通孔層的數(shù)量，降低ECO調(diào)整的費(fèi)用及成本。
【IPC分類(lèi)】G06F17/50
【公開(kāi)號(hào)】CN105069228
【申請(qǐng)?zhí)枴緾N201510485820
【發(fā)明人】呂冬明, 葛海通, 劉兵, 侯建新
【申請(qǐng)人】杭州宙其科技有限公司
【公開(kāi)日】2015年11月18日
【申請(qǐng)日】2015年8月10日