一種以現(xiàn)場(chǎng)可編程門陣列的邏輯片為基本單元模擬生物神經(jīng)元網(wǎng)絡(luò)的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于神經(jīng)網(wǎng)絡(luò)計(jì)算技術(shù)領(lǐng)域，特別涉及一種以現(xiàn)場(chǎng)可編程門陣列的邏輯片為基本單元模擬生物神經(jīng)元網(wǎng)絡(luò)的方法。
【背景技術(shù)】
[0002]現(xiàn)場(chǎng)可編程門陣列(以下簡稱FPGA)內(nèi)部大部分都包括兩種可配置邏輯模單元，一種是具有存儲(chǔ)和邏輯運(yùn)算功能的邏輯片(SLICEM)，另一種是只含有邏輯運(yùn)算功能的邏輯片(SLICEL)。在所有邏輯片(以下簡稱slice)中包含查找表(LOOK UP TABLE以下簡稱LUT)、進(jìn)位鏈、觸發(fā)器單元三個(gè)部分。在本發(fā)明中利用上述三個(gè)部分進(jìn)行模擬，所以無論是哪種邏輯片(SLICEM和SLICEL)都可以用來配置生物神經(jīng)元。
[0003]傳統(tǒng)的基于馮諾依曼的計(jì)算機(jī)架構(gòu)，具有強(qiáng)大的計(jì)算能力。但是在智能處理和模糊識(shí)別方面，其性能有限。當(dāng)前神經(jīng)網(wǎng)絡(luò)包含人工神經(jīng)網(wǎng)絡(luò)(Artificial Neural Network,以下簡稱ANN)和生物神經(jīng)網(wǎng)絡(luò)(Spiking Neuron Networks，以下簡稱SNN)。目前ANN發(fā)展比較成熟，主要缺點(diǎn)是無法模擬生物神經(jīng)元網(wǎng)絡(luò)的變異和突變。但對(duì)于SNN來說，其基本單元為生物神經(jīng)元，連接方式易于改變，可很好的模擬生物神經(jīng)網(wǎng)絡(luò)的變異和突變，使得模型更加與生物神經(jīng)元網(wǎng)絡(luò)相近；目前研究表明生物的神經(jīng)元大約有20多種，每種神經(jīng)細(xì)胞受刺激后發(fā)射脈沖方式有所不同，現(xiàn)階段常采用的模擬神經(jīng)元模型主要有以下幾種:收集并且發(fā)射(integrate-and-fire)模型、愛之科維奇的脈沖發(fā)射模型(Spiking Modelby Izhikevich)、霍奇金-赫胥黎神經(jīng)元模型(Hodgkin - Huxley)、威爾遜多項(xiàng)式神經(jīng)元(Wilson Polynomial Neurons)等模型。
[0004]生物神經(jīng)元主要通過發(fā)射脈沖和它們之間復(fù)雜的連接方式實(shí)現(xiàn)對(duì)信息的處理。所以如果想要需要模仿生物神經(jīng)元發(fā)射脈沖過程，則設(shè)計(jì)的模擬網(wǎng)絡(luò)必須具有以下條件:能夠模擬發(fā)射脈沖信號(hào)的神經(jīng)元細(xì)胞；同時(shí)該神經(jīng)元模型必須足夠小，從而便于實(shí)現(xiàn)大規(guī)模的集成以模擬生物神經(jīng)元間的復(fù)雜連接方式。

【發(fā)明內(nèi)容】

[0005]為了克服上述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種以現(xiàn)場(chǎng)可編程門陣列的邏輯片為基本單元模擬生物神經(jīng)元網(wǎng)絡(luò)的方法，利用現(xiàn)場(chǎng)可編程器件的單個(gè)邏輯片(slice)對(duì)生物的一個(gè)神經(jīng)元細(xì)胞的行為進(jìn)行模擬，這使得單片現(xiàn)場(chǎng)可編程器件(FPGA)可以模擬數(shù)十萬個(gè)神經(jīng)元活動(dòng)，突破以往同條件下的單片可編程器件只能實(shí)現(xiàn)對(duì)數(shù)千個(gè)神經(jīng)元模擬狀況。由于在單片神經(jīng)元的數(shù)量上有很大提高，所以可有足夠的神經(jīng)元細(xì)胞數(shù)量對(duì)目標(biāo)客體進(jìn)行在線學(xué)習(xí)和離線識(shí)別。生物神經(jīng)網(wǎng)絡(luò)之所以能夠?qū)崿F(xiàn)能夠具有強(qiáng)大的抽象處理能力，與大腦神經(jīng)元連接的復(fù)雜性是密不可分的，所以提高可模擬神經(jīng)元的數(shù)量對(duì)進(jìn)一步研究生物神經(jīng)網(wǎng)絡(luò)有充分的必要性。傳統(tǒng)的基于可編程邏輯器件的神經(jīng)元實(shí)現(xiàn)方式是通過硬件語言來通過算法配置，通常一塊可編程器件板(FPGA)上只能實(shí)現(xiàn)數(shù)千個(gè)神經(jīng)元單元，很難實(shí)現(xiàn)復(fù)雜連接。本發(fā)明跳過綜合工具，直接利用比特文件對(duì)現(xiàn)場(chǎng)可編程器件進(jìn)行配置，使得配置效率大大提高，可有效提高單片F(xiàn)PGA上模擬神經(jīng)元的數(shù)量。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案是:
[0007]一種以現(xiàn)場(chǎng)可編程門陣列的邏輯片為基本單元模擬生物神經(jīng)元網(wǎng)絡(luò)的方法，包括如下步驟:
[0008]步驟1，將現(xiàn)場(chǎng)可編程器件中的邏輯片(slice)與神經(jīng)元細(xì)胞結(jié)構(gòu)的相應(yīng)部分形成映射，即確定各個(gè)控制信號(hào)添加方式；
[0009]步驟2，采用圖形處理器(GPU)仿真FPGA行為進(jìn)行在線學(xué)習(xí)，或者直接利用FPGA硬件網(wǎng)絡(luò)進(jìn)行在線學(xué)習(xí)；
[0010]步驟3，將學(xué)習(xí)的所得到的控制信息寫成比特文件，通過比特文件直接配置FPGA，提高對(duì)FPGA的使用效率。
[0011]所述步驟I中，將邏輯片的查找表單元等效成神經(jīng)元細(xì)胞的前突觸(I)，將邏輯片的進(jìn)位鏈等效為神經(jīng)元細(xì)胞的胞體(2)，將邏輯片中多路選擇器和D觸發(fā)器等效為神經(jīng)元細(xì)胞的軸突，由此形成映射關(guān)系，構(gòu)建得到集成并且發(fā)射(integrate-and-fire)模型。
[0012]所述每個(gè)邏輯片中有四個(gè)查找表，相應(yīng)地，模型中每個(gè)神經(jīng)細(xì)胞含有四個(gè)前突觸(1)，該四個(gè)前突觸(I)各有一個(gè)權(quán)值輸出信號(hào)，輸出權(quán)值為O或1，進(jìn)位鏈對(duì)四個(gè)前突觸
(I)的輸出信號(hào)以及用于調(diào)整進(jìn)位鏈單元的初始狀態(tài)也即胞體(2)的初始膜電位的五個(gè)外部輸入信號(hào)進(jìn)行求和，和值信號(hào)通過多路選擇器輸出到D觸發(fā)器中。將所述D觸發(fā)器的輸出端與其自身的清零端相連以產(chǎn)生單脈沖，其中單脈沖的長度由串接的D觸發(fā)器的數(shù)量決定，需要產(chǎn)生N個(gè)時(shí)鐘周期脈沖，則串接N個(gè)D觸發(fā)器。
[0013]所述步驟2中，采用圖形處理器(GPU)仿真FPGA行為進(jìn)行在線學(xué)習(xí)的過程為:
[0014]搭建一個(gè)可編程器件仿真器，在該仿真器中，利用圖形處理器(GPU)仿真FPGA硬件結(jié)構(gòu)，進(jìn)而對(duì)其電路行為實(shí)現(xiàn)仿真，即在仿真搭建的FPGA硬件結(jié)構(gòu)中，將FPGA抽象成一個(gè)個(gè)SLICE單元和接口，再通過程序語言來描述slice單元的功能和接口的數(shù)量，使得模擬結(jié)果與實(shí)際的硬件行為一致；
[0015]然后將輸入信號(hào)加入接口，通過仿真器得到輸出信號(hào)，比較結(jié)果，如果發(fā)現(xiàn)并非預(yù)期輸出信號(hào)，則通過調(diào)整FPGA模擬器連接的過程更改電路結(jié)構(gòu)，直至得到預(yù)期輸出信號(hào)，然后將當(dāng)前電路結(jié)構(gòu)通過控制信息映射到FPGA硬件中。
[0016]所述步驟2中，直接利用FPGA硬件網(wǎng)絡(luò)進(jìn)行在線學(xué)習(xí)的過程為:
[0017]直接將輸入信號(hào)加入硬件調(diào)試，然后根據(jù)得到的輸出信號(hào)，比較結(jié)果，如果發(fā)現(xiàn)并非預(yù)期輸出信號(hào)，則調(diào)整硬件結(jié)構(gòu)，直至得到預(yù)期輸出信號(hào)，然后將當(dāng)前電路結(jié)構(gòu)通過控制信息映射到FPGA硬件中。
[0018]所述學(xué)習(xí)得到的控制信息包括各個(gè)查找表的輸出權(quán)值信號(hào)以及用于調(diào)整進(jìn)位鏈單元的初始狀態(tài)的五個(gè)外部輸入信號(hào)，通過比特文件直接配置FPGA的方法是:將寫成的相應(yīng)比特文件下載進(jìn)入FPGA硬件。
[0019]與現(xiàn)有技術(shù)相比，本發(fā)明利用單個(gè)邏輯片來實(shí)現(xiàn)了對(duì)一個(gè)神經(jīng)元細(xì)胞的映射，將單片可編程器件上可模擬神經(jīng)元細(xì)胞的數(shù)量提高了數(shù)十倍；其次通過比特文件來配置可編程器件，從底層硬件開始設(shè)計(jì)，從而增加了可編程器件的可控性。
【附圖說明】
[0020]圖1是本發(fā)明實(shí)施例中vertex7可編程器件的邏輯片(slice)原理圖。
[0021]圖2是圖1中邏輯片的抽象圖和神經(jīng)元細(xì)胞的映射關(guān)系。
[0022]圖3是利用可編程器件模擬神經(jīng)元細(xì)胞陣列的示意圖，每層之間的神經(jīng)元細(xì)胞可以通過開關(guān)陣列進(jìn)行互聯(lián)。
[0023]圖4是利用slice中的D觸發(fā)器產(chǎn)生脈沖的電路圖。
【具體實(shí)施方式】
[0024]下面結(jié)合附圖和實(shí)施例詳細(xì)說明本發(fā)明的實(shí)施方式。
[0025]本發(fā)明利用集成并且發(fā)射(integrate-and-fire)模型對(duì)神經(jīng)元細(xì)胞行為進(jìn)行模擬仿真。該模型的原理是:當(dāng)細(xì)胞體收集的電位達(dá)到閾值時(shí)，胞體產(chǎn)生輸出脈沖信號(hào)，所以胞體是否發(fā)射脈沖取決于胞體電位狀況和來自突觸的權(quán)值信號(hào)輸入。具體模擬包括以下步驟:
[0026](I)如圖1所示，將現(xiàn)場(chǎng)可編程器件中邏輯片(slice)的查找表(LUT)單元等效成神經(jīng)元細(xì)胞的突觸，由于每個(gè)邏輯片中含有四個(gè)查找表，所以在該模型中每個(gè)神經(jīng)細(xì)胞含有四個(gè)前突觸I ;四個(gè)前突觸I的輸入信號(hào)分別是46:1，86:1，06:1，06:1，可以通過調(diào)節(jié)這四個(gè)信號(hào)，控制突觸輸出。與此同時(shí)這四個(gè)前突觸I都以各自對(duì)應(yīng)的查找表中的06作為突觸的權(quán)值輸出信號(hào)，輸出權(quán)值可為O或I。四個(gè)06作為輸出信號(hào)到達(dá)進(jìn)位鏈，將進(jìn)位鏈等效為神經(jīng)元細(xì)胞的胞體2，可以對(duì)突觸輸出信號(hào)進(jìn)行加權(quán)，此外slice單元的外部輸入信號(hào)AX, BX, CX, DX, CIN可以用來控制進(jìn)位鏈單元的初始狀態(tài)，也即胞體2的初始膜電位，這九個(gè)信號(hào)可通過進(jìn)位鏈求和；和值信號(hào)COUT通過多路選擇器輸出到D觸發(fā)器中，D觸發(fā)器則相當(dāng)于神經(jīng)元細(xì)