一種多fpga芯片加速卡的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片設(shè)計(jì)技術(shù)領(lǐng)域，尤指一種多現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield 一Programmable Gate Array)芯片加速卡。
【背景技術(shù)】
[0002]隨著云計(jì)算、深度學(xué)習(xí)等概念的興起，計(jì)算領(lǐng)域興起了一場(chǎng)新的變革，通常通過(guò)中央處理器(CPU，Central Processing Unit)和圖形處理器(GPU，Graphics ProcessingUnit)數(shù)量的擴(kuò)展實(shí)現(xiàn)計(jì)算能力提升。傳統(tǒng)的CPU+GPU異構(gòu)并行處理的典型任務(wù)是圖形實(shí)時(shí)渲染。CPU負(fù)責(zé)邏輯性較強(qiáng)的事務(wù)計(jì)算，GPU負(fù)責(zé)計(jì)算密集度高的圖形渲染。CPU的設(shè)計(jì)目標(biāo)是使執(zhí)行單元能夠以很低的延遲獲得數(shù)據(jù)和指令，因此采用了復(fù)雜的控制邏輯和分支預(yù)測(cè)，以及大量的緩存來(lái)提高執(zhí)行效率；GPU必須在有限的面積上實(shí)現(xiàn)很強(qiáng)的計(jì)算能力和很高的存儲(chǔ)器帶寬，因此需要大量執(zhí)行單元來(lái)運(yùn)行更多相對(duì)簡(jiǎn)單的線(xiàn)程，在當(dāng)前線(xiàn)程等待數(shù)據(jù)時(shí)就切換到另一個(gè)處于就緒狀態(tài)等待計(jì)算的線(xiàn)程。
[0003]目前僅通過(guò)數(shù)量的擴(kuò)展，在很多計(jì)算應(yīng)用場(chǎng)景中所帶來(lái)的計(jì)算能力的提高與其功耗和成本的提高遠(yuǎn)遠(yuǎn)不成比例。

【發(fā)明內(nèi)容】

[0004]為了解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種多FPGA芯片加速卡，能夠在占用相同系統(tǒng)資源的情況下大幅提高系統(tǒng)的計(jì)算能力。
[0005]為了達(dá)到本發(fā)明目的，本發(fā)明提供了一種多FPGA芯片加速卡，包括:PCIE交換芯片、PCIE總線(xiàn)和FPGA芯片，其中，所述PCIE交換芯片通過(guò)PCIE總線(xiàn)與至少一個(gè)以上的FPGA芯片連接；所述FPGA芯片連接有小型雙列直插式內(nèi)存模塊插槽SODIMM slot連接器；所述PCIE交換芯片通過(guò)PCIE總線(xiàn)還分別連接有金手指和1橋1 Bridge芯片；所述10 Bridge芯片上設(shè)置有1總線(xiàn)1 Bus和1連接器，所述1 Bridge芯片通過(guò)1 Bus與至少一個(gè)以上的1連接器連接；所述金手指上連接有電源開(kāi)關(guān)，所述電源開(kāi)關(guān)兩端分別連接有電源連接器和電源轉(zhuǎn)換電路。
[0006]進(jìn)一步地，每個(gè)所述FPGA芯片引出I組DDR3內(nèi)存通道到標(biāo)準(zhǔn)的錯(cuò)誤檢查和糾正ECC SODMM slot連接器，引出I組PCIE信號(hào)到PCIE交換芯片。
[0007]進(jìn)一步地，所述PCIE交換芯片引出多組PCIE總線(xiàn)分別與FPGA芯片互連，引出I組PCIE總線(xiàn)與10 Bridge互連，引出I組PCIE總線(xiàn)到金手指與系統(tǒng)CPU互連。
[0008]進(jìn)一步地，所述10 Bridge引出一組PCIE信號(hào)與PCIE交換芯片互連，引出多組10Bus到板載10連接器實(shí)現(xiàn)與外部互連。
[0009]進(jìn)一步地，所述電源連接器為12V電源連接器，外部引入12V電源接入電源開(kāi)關(guān)，通過(guò)電源轉(zhuǎn)換電路轉(zhuǎn)換成FPGA芯片需要的電壓。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明設(shè)置的FPGA芯片用于執(zhí)行特定的邏輯與算法程式，實(shí)現(xiàn)計(jì)算加速，設(shè)置的PCIE交換芯片用于實(shí)現(xiàn)FPGA芯片、系統(tǒng)CPU、10 Bridge之間的互連與數(shù)據(jù)交換，設(shè)置的1 Bridge芯片用于實(shí)現(xiàn)將PCIE總線(xiàn)轉(zhuǎn)換成為網(wǎng)絡(luò)、IB、FC等鏈路，實(shí)現(xiàn)加速卡與外部進(jìn)行互連和數(shù)據(jù)傳輸，設(shè)置的電源開(kāi)關(guān)和電源轉(zhuǎn)換電路，分別用來(lái)實(shí)現(xiàn)板卡電源的開(kāi)關(guān)和將12V電源轉(zhuǎn)換成為加速卡需要的各種電壓，設(shè)置的12V電源連接器在poweron調(diào)試階段，可以無(wú)需將該卡插裝在具有標(biāo)準(zhǔn)PCIE插槽的服務(wù)器上即可實(shí)現(xiàn)上電調(diào)試，在正常使用時(shí)，由于金手指能提供的電壓功率有限，需要通過(guò)獨(dú)立的12V電源連接器引入更多的功率。
[0011]本發(fā)明的其它特征和優(yōu)點(diǎn)將在隨后的說(shuō)明書(shū)中闡述，并且，部分地從說(shuō)明書(shū)中變得顯而易見(jiàn)，或者通過(guò)實(shí)施本發(fā)明而了解。本發(fā)明的目的和其他優(yōu)點(diǎn)可通過(guò)在說(shuō)明書(shū)、權(quán)利要求書(shū)以及附圖中所特別指出的結(jié)構(gòu)來(lái)實(shí)現(xiàn)和獲得。
【附圖說(shuō)明】
[0012]附圖用來(lái)提供對(duì)本發(fā)明技術(shù)方案的進(jìn)一步理解，并且構(gòu)成說(shuō)明書(shū)的一部分，與本申請(qǐng)的實(shí)施例一起用于解釋本發(fā)明的技術(shù)方案，并不構(gòu)成對(duì)本發(fā)明技術(shù)方案的限制。
[0013]圖1是本發(fā)明的一種實(shí)施例中多FPGA芯片加速卡的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0014]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，下文中將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。需要說(shuō)明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互任意組合。
[0015]在附圖的流程圖示出的步驟可以在諸如一組計(jì)算機(jī)可執(zhí)行指令的計(jì)算機(jī)系統(tǒng)中執(zhí)行。并且，雖然在流程圖中示出了邏輯順序，但是在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟。
[0016]針對(duì)現(xiàn)有技術(shù)中僅通過(guò)數(shù)量的擴(kuò)展，在很多計(jì)算應(yīng)用場(chǎng)景中所帶來(lái)的計(jì)算能力的提高與其功耗和成本的提高遠(yuǎn)遠(yuǎn)不成比例的問(wèn)題，F(xiàn)PGA加速卡的出現(xiàn)很好的彌補(bǔ)了 CPU和GPU在針對(duì)某些特定的計(jì)算應(yīng)用場(chǎng)景時(shí)的不足，可以更高效的提供計(jì)算加速能力，具有更高的性能價(jià)格比和性能功耗比。
[0017]本發(fā)明提供了一種多FPGA芯片加速卡的方案，可以在一張標(biāo)準(zhǔn)總線(xiàn)和接口標(biāo)準(zhǔn)(PCIE，Peripheral Component Interface Express)外插卡上實(shí)現(xiàn)多顆 FPGA 芯片共享同一組系統(tǒng)總線(xiàn)，共享冗余輸出輸入(10，input/output)進(jìn)行外部數(shù)據(jù)傳輸，可以在占用相同系統(tǒng)10資源的條件下提供幾倍于單FPGA芯片加速卡的計(jì)算加速能力。同時(shí)FPGA芯片之間也可以通過(guò)PCIE交換芯片進(jìn)行數(shù)據(jù)交換，緩存共享。本發(fā)明非常適用于云服務(wù)器融合架構(gòu)中的混合計(jì)算加速應(yīng)用。
[0018]圖1是本發(fā)明的一種實(shí)施例中多FPGA芯片加速卡的結(jié)構(gòu)示意圖。如圖1所示，包括PCIE交換芯片、PCIE總線(xiàn)和FPGA芯片，所述PCIE交換芯片通過(guò)PCIE總線(xiàn)與至少一個(gè)以上的FPGA芯片連接，所述FPGA芯片連接有小型雙列直插式內(nèi)存模塊(S0DIMM，SmallOutline Dual In-line Memory Module)插槽(slot)連接器，所述PCIE交換芯片通過(guò)PCIE總線(xiàn)還分別連接有金手指(Golden finger)和10橋(10 Bridge)芯片，所述10 Bridge芯片上設(shè)置有10總線(xiàn)(10 Bus)和10連接器，所述10 Bridge芯片通過(guò)10 Bus與至少一個(gè)以上的10連接器連接，所述金手指上連接有電源開(kāi)關(guān)，所述電源開(kāi)關(guān)兩端分別連接有12V電源連接器和電源轉(zhuǎn)換電路。
[0019]本發(fā)明基于標(biāo)準(zhǔn)PCIE外插卡機(jī)構(gòu)要求進(jìn)行設(shè)計(jì)，為支持多種總線(xiàn)帶寬，系統(tǒng)總線(xiàn)物理接口采用標(biāo)準(zhǔn)的PCIExl6金手指，兼容PCIEx4，x8，xl6連接。為保證板卡供電，支持更多的FPGA芯片，除金手指電源管腳外，引入獨(dú)立的板載12V PWR供電連接器，用于從外部引入12V電源到FPGA加速卡。
[0020]通用處理單元即CPU主要用于做正點(diǎn)計(jì)算即事務(wù)處理，并不擅長(zhǎng)做浮點(diǎn)運(yùn)算比如氣象預(yù)測(cè)、基因測(cè)算等等，加速卡確切說(shuō)是浮點(diǎn)計(jì)算加速卡，其上集成的FPGA芯片內(nèi)部集成了專(zhuān)用的浮點(diǎn)加速處理單元，在進(jìn)行浮點(diǎn)計(jì)算時(shí)效率更高，所以用來(lái)配合CPU來(lái)進(jìn)行一些涉及浮點(diǎn)計(jì)算的任務(wù)。
[0021]FPGA芯片選型需要支持PCIE系統(tǒng)總線(xiàn)互連，每顆FPGA芯片引出I組DDR3內(nèi)存通道到標(biāo)準(zhǔn)的錯(cuò)誤檢查和糾正(ECC，Error Correcting Code) SODIMM slot連