一種i2c總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于電子計(jì)算領(lǐng)域，涉及一種復(fù)位方法及系統(tǒng)，特別是涉及一種I2C總線 復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備。
【背景技術(shù)】
[0002] 在多子卡系統(tǒng)產(chǎn)品中，經(jīng)常出現(xiàn)中央處理器的控制引腳資源匱乏不能滿足子卡需 求的現(xiàn)象。并且在產(chǎn)品的運(yùn)行期間，如果某個(gè)芯片出現(xiàn)問題，需要進(jìn)行局部復(fù)位，就需要在 不斷電的情況輸出一個(gè)復(fù)位信號(hào)去復(fù)位這個(gè)芯片；通常情況下芯片的復(fù)位都是通過專門的 復(fù)位芯片或者專門的GPI0 口或者是CPLD等來復(fù)位，GPI0 口和CPLD都可以在設(shè)備運(yùn)行過程 中對某一個(gè)芯片復(fù)位，而復(fù)位芯片通常只能上電復(fù)位，需要專門外圍電路的輔助處理才能 在不斷電的情況下復(fù)位芯片，這些方式都是單一的針對要被復(fù)位的芯片輸出對應(yīng)的復(fù)位信 號(hào)，信號(hào)線直接連接到被復(fù)位芯片的復(fù)位引腳，且不能用作其他功能，這樣不僅需要專門的 復(fù)位芯片及其配合的外圍電路或者是有足夠的GPI0 口，或者要通過CPLD來實(shí)現(xiàn)，但是由于 實(shí)際情況中往往會(huì)出現(xiàn)GPI0 口不夠用或者是整機(jī)不需要CPLD，這樣就必須要增加復(fù)位芯 片，而復(fù)位芯片要滿足在線對某一芯片復(fù)位就需要復(fù)雜的外圍電路配合，不僅增加了成本， 還使線路復(fù)雜化，占用PCB空間。
[0003] 因此，如何提供一種I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備，以解 決現(xiàn)有技術(shù)中多子卡系統(tǒng)產(chǎn)品在運(yùn)行期間，若其中的一個(gè)集成芯片出現(xiàn)問題時(shí)，出現(xiàn)沒有 足夠的GPI0 口，且需要專門的復(fù)位芯片，該復(fù)位戲弄需要很多復(fù)雜的外圍電路配合導(dǎo)致增 加成本，線路復(fù)雜化，占用PCB空間等種種缺陷，實(shí)已成為本領(lǐng)域從業(yè)者亟待解決的技術(shù)問 題。

【發(fā)明內(nèi)容】

[0004] 鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種I2C總線復(fù)用實(shí)現(xiàn)集 成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備，用于解決現(xiàn)有技術(shù)中多子卡系統(tǒng)產(chǎn)品在運(yùn)行期間，若其 中的一個(gè)集成芯片出現(xiàn)問題時(shí)，出現(xiàn)沒有足夠的GPI0 口，且需要專門的復(fù)位芯片，該復(fù)位 戲弄需要很多復(fù)雜的外圍電路配合導(dǎo)致增加成本，線路復(fù)雜化，占用PCB空間的問題。
[0005] 為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明一方面提供一種I2C總線復(fù)用實(shí)現(xiàn)集成 芯片復(fù)位系統(tǒng)，包括：N個(gè)第一集成芯片，和M個(gè)第二集成芯片；其中，N，M大于等于1的整 數(shù)；中央處理模塊，通過所述I2C總線與所述N個(gè)第一集成芯片連接，用于發(fā)送第一控制信 號(hào)以控制所述N個(gè)第一集成芯片的讀寫操作，或在所述M個(gè)第二集成芯片發(fā)生特定狀況時(shí)， 發(fā)送滿足所述第二集成芯片復(fù)位要求的第二控制信號(hào)以控制所述M個(gè)第二集成芯片的復(fù) 位操作；邏輯控制模塊，通過所述I2C總線中串行時(shí)鐘線與所述中央處理模塊連接，及與所 述M個(gè)第二集成芯片連接，用于接收所述中央處理模塊輸出的第二控制信號(hào)，將第二控制 信號(hào)經(jīng)過邏輯處理后轉(zhuǎn)換成令所述第二集成芯片復(fù)位的復(fù)位信號(hào)。
[0006] 可選地，所述第一控制信號(hào)的時(shí)鐘頻率具有三種模式，三種模式分別為：時(shí)鐘頻率 為lOOKHz的標(biāo)準(zhǔn)模式；時(shí)鐘頻率為400KHz的快速模式；時(shí)鐘頻率為3. 4MHz的高速模式。
[0007] 可選地，所述第二控制信號(hào)為時(shí)鐘頻率小于lOOKHz的脈沖信號(hào)。
[0008] 可選地，所述邏輯控制模塊包括第一邏輯處理單元和第二邏輯處理單元；其中， 所述第一邏輯處理單元計(jì)算暫穩(wěn)定脈沖寬度，檢測到所述第二控制信號(hào)的脈沖頻率低于 lOOKHz時(shí)，產(chǎn)生始終處于穩(wěn)定高電平狀態(tài)的第三控制信號(hào)，所述第三控制信號(hào)與所述第二 控制信號(hào)輸入所述第二邏輯處理單元后產(chǎn)生防止誤復(fù)位的第四控制信號(hào)。
[0009] 可選地，所述第一邏輯處理單元計(jì)算暫穩(wěn)定脈沖寬度，檢測到所述第二控制信號(hào) 的脈沖寬度高于暫穩(wěn)定脈沖寬度時(shí)，產(chǎn)生處于低電平狀態(tài)的第五控制信號(hào)，將所述第五控 制信號(hào)與所述第二控制信號(hào)輸入所述第二邏輯處理單元產(chǎn)生執(zhí)行復(fù)位操作的復(fù)位信號(hào)。
[0010] 可選地，所述第一邏輯處理單元為單穩(wěn)態(tài)觸發(fā)器，所述第二邏輯處理單元為或門。
[0011] 可選地，每一所述第二集成芯片都配置有復(fù)位時(shí)間，滿足所述第二集成芯片復(fù)位 要求是指輸出所述第二控制信號(hào)的時(shí)間長度需大于所述集成芯片的復(fù)位時(shí)間。
[0012] 可選地，所述中央處理模塊包括N個(gè)GPI0 口，所述GPI0 口用于模擬所述I2C總線 的串行數(shù)據(jù)線和串行時(shí)鐘線以控制所述第一集成芯片；所述中央處理模塊用于控制所述第 一集成芯片的讀寫操作，當(dāng)所述中央處理模塊在控制所述第一集成芯片的讀寫操作時(shí)，不 會(huì)執(zhí)行對所述第二集成芯片的復(fù)位操作。
[0013] 本發(fā)明另一方面還提供一種電子設(shè)備，包括：I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系 統(tǒng)。
[0014] 本發(fā)明又一方面還提供一種I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法，應(yīng)用于包括N 個(gè)第一集成芯片和M個(gè)第二集成芯片的電子設(shè)備中，N，M大于等于1的整數(shù)，其特征在于， 所述I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法包括以下幾個(gè)步驟：發(fā)送第一控制信號(hào)以控制N 個(gè)第一集成芯片的讀寫操作；或在所述M個(gè)第二集成芯片發(fā)生特定狀況時(shí)，發(fā)送滿足所述 第二集成芯片復(fù)位要求的第二控制信號(hào)以控制所述M個(gè)第二集成芯片的復(fù)位操作；接收所 述第二控制信號(hào)，將該第二控制信號(hào)經(jīng)過邏輯處理后轉(zhuǎn)換成令所述第二集成芯片復(fù)位的復(fù) 位信號(hào)。
[0015] 如上所述，本發(fā)明的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備，具有 以下有益效果：
[0016] 本發(fā)明的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備采用對I2C時(shí)鐘 線的復(fù)用的形式來對集成芯片進(jìn)行復(fù)位，這樣不僅節(jié)省了專門的復(fù)位芯片，節(jié)省GPI0 口， 而且減少外圍電路，節(jié)省成本，線路簡單，PCB布線更加方便。
【附圖說明】
[0017] 圖1顯示為本發(fā)明的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)的原理結(jié)構(gòu)示意圖。
[0018] 圖2顯示為本發(fā)明的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)的一種實(shí)施方式電路 圖。
[0019] 圖3顯示為本發(fā)明的電子設(shè)備的原理結(jié)構(gòu)示意圖。
[0020] 圖4顯示為本發(fā)明的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法一流程示意圖。
[0021] 圖5顯示為本發(fā)明的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法另一流程示意圖。
[0022] 元件標(biāo)號(hào)說明
[0023] 1 電子設(shè)備
[0024] 10 I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)
[0025] 101 第一集成芯片
[0026] 102 第二集成芯片
[0027] 103 中央處理模塊
[0028] 104 邏輯控制模塊
[0029] 1041 第一邏輯處理單元
[0030] 1042 第二邏輯處理單元
[0031]S1 步驟
[0032]S1' ~S2' 步驟
【具體實(shí)施方式】
[0033] 以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書 所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí) 施方式加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離 本發(fā)明的精神下進(jìn)行各種修飾或改變。需說明的是，在不沖突的情況下，以下實(shí)施例及實(shí)施 例中的特征可以相互組合。
[0034] 需要說明的是，以下實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu) 想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸 繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也 可能更為復(fù)雜。
[0035] 本發(fā)明所述的I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位方法、系統(tǒng)及電子設(shè)備的技術(shù)原理 如下：
[0036] 本發(fā)明中的controlICorCPU的GPI0 口來模擬輸出I2C的時(shí)鐘線和數(shù)據(jù)線來 做控制信號(hào)線，控制多個(gè)1C(集成芯片），因?yàn)镮2C控制芯片的地址為7位，所以當(dāng)然還可以 有更多的1C被控制，I2C的時(shí)鐘信號(hào)同時(shí)輸出到單穩(wěn)態(tài)觸發(fā)器的輸入端，單穩(wěn)態(tài)觸發(fā)器的 輸出端，和I2C的時(shí)鐘信號(hào)經(jīng)過或門之后輸出reset信號(hào)，進(jìn)而去復(fù)位需要被復(fù)位的芯片。
[0037] 實(shí)施例
[0038] 本實(shí)施例提供一種I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)10,請參閱圖1，顯示為 I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)的原理結(jié)構(gòu)示意圖，并請參閱圖2,顯示為I2C總線復(fù) 用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)的一種實(shí)施方式電路圖。如圖1所示，所述I2C總線復(fù)用實(shí)現(xiàn)集 成芯片復(fù)位系統(tǒng)10包括：N個(gè)第一集成芯片101、M個(gè)第二集成芯片102;其中，N，M大于等 于1的整數(shù)；中央處理模塊103、及邏輯控制模塊104。在本實(shí)施例中，N= 2,M= 1。每一 所述第二集成芯片102都配置有復(fù)位時(shí)間。
[0039] 所述中央處理模塊113通過所述I2C總線與所述2個(gè)第一集成芯片101連接，用 于發(fā)送第一控制信號(hào)以控制所述N個(gè)第一集成芯片101的讀寫操作，或在所述M個(gè)第二集 成芯片102發(fā)生特定狀況時(shí)，發(fā)送滿足所述第二集成芯片復(fù)位要求的第二控制信號(hào)以控制 所述M個(gè)第二集成芯片的復(fù)位操作。在本實(shí)施例中，所述中央處理模塊103中的GPI01和 GPI02輸出I2C的兩個(gè)信號(hào)，時(shí)鐘位I2C_SCL和數(shù)據(jù)位I2C_SDA，I2C_SCL和I2C_SDA作為 訪問控制線分別接到第一集成芯片IC1和第一集成芯片IC2的I2C接口上，I2C_SCL接到 第一集成芯片11的時(shí)鐘SCL引腳，I2C_SDA接到第一集成芯片11的信號(hào)SDA引腳上，I2C 的信號(hào)線接到被控制1C來實(shí)現(xiàn)I2C的原有的訪問控制功能。第一控制信號(hào)的時(shí)鐘頻率具 有三種模式，三種模式分別為：時(shí)鐘頻率為lOOKHz的標(biāo)準(zhǔn)模式、時(shí)鐘頻率為400KHz的快速 模式、及時(shí)鐘頻率為3. 4MHz的高速模式，即I2C的時(shí)鐘速率。根據(jù)I2C協(xié)議標(biāo)準(zhǔn)時(shí)鐘低電 平周期的最小值為4. 7us。當(dāng)I2C用作控制訪問功能時(shí)，GPI0按照I2C協(xié)議正常輸出滿足 I2C要求的時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)，來控制第一集成芯片11 (IC1和IC2)。所述中央處理模塊 103 -次只能訪問控制一個(gè)第一集成芯片101。在所述中央處理模塊13訪問控制第一集成 芯片101時(shí)發(fā)送的第一控制信號(hào)可保證對第二集成芯片102不發(fā)生誤復(fù)位動(dòng)作。所述中央 處理模塊包括N個(gè)與所述第一集成芯片11數(shù)量匹配的GPI0 口，所述GPI0 口用于模擬所述 I2C總線的串行數(shù)據(jù)線和串行時(shí)鐘線以控制所述第一集成芯片101 ;所述中央處理模塊104 用于控制所述第一集成芯片的讀寫操作，當(dāng)所述中央處理模塊103在控制所述第一集成芯 片的讀寫操作時(shí)，不會(huì)執(zhí)行對所述第二集成芯片的復(fù)位操作。
[0040] 在本實(shí)施例中，所述I2C總線復(fù)用實(shí)現(xiàn)集成芯片復(fù)位系統(tǒng)10還包括用于檢測所述 第二集成芯片的檢測模塊，所述