雙冗余1553b總線的串口轉(zhuǎn)換結(jié)構(gòu)及轉(zhuǎn)換方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及串口通訊的技術(shù)領(lǐng)域，具體說(shuō)是一種雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)及轉(zhuǎn)換方法。
【背景技術(shù)】
[0002]1553B總線是專為飛機(jī)上設(shè)備制定的一種信息傳輸總線標(biāo)準(zhǔn)，也就是設(shè)備間傳輸?shù)膮f(xié)議，由于其傳輸?shù)目煽啃?，誤差率極低，被廣泛應(yīng)用。而由于應(yīng)用的場(chǎng)合對(duì)總線的要求極高，所以盡管1553B總線有很高的可靠性，在特殊場(chǎng)合下也會(huì)要求其冗余設(shè)計(jì)，以保證數(shù)據(jù)的完整性。
[0003]另一方面由于串口的簡(jiǎn)易性以及使用的廣泛性，在多種場(chǎng)合的設(shè)備都集成串口通訊接口，因此有必要對(duì)1553B總線實(shí)行向串口通訊設(shè)備的數(shù)據(jù)轉(zhuǎn)換。
[0004]1553B總線傳輸?shù)臄?shù)據(jù)要求在多個(gè)位置進(jìn)行同步查看，因此需要多串口同時(shí)進(jìn)行相同的工作，并且串口數(shù)據(jù)傳輸?shù)牟ㄌ芈史浅８撸?553B總線數(shù)據(jù)與串口數(shù)據(jù)之間完成轉(zhuǎn)換，可在數(shù)據(jù)傳輸特性上能發(fā)生質(zhì)的飛躍，來(lái)更好的滿足現(xiàn)代工業(yè)發(fā)展要求。
[0005]

【發(fā)明內(nèi)容】

本發(fā)明要解決的技術(shù)問(wèn)題是提供一種雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)及轉(zhuǎn)換方法。
[0006]本發(fā)明為解決公知技術(shù)中存在的技術(shù)問(wèn)題所采取的技術(shù)方案是:
本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，包括第一 1553B接口、第二 1553B接口、CPU、FPGA芯片和多個(gè)串口接口 ；其中第一 1553B接口和第二 1553B接口與外部設(shè)備相連，且分別與CPU相連接，而CPU與FPGA芯片相連接，同時(shí)FPGA芯片與多個(gè)串口接口相連。
[0007]本發(fā)明還可以采用以下技術(shù)措施:
所述的CPU是型號(hào)為TMS320C6713的DSP芯片。
[0008]所述的FPGA芯片是型號(hào)為EP3C10F256I7N的芯片，F(xiàn)PGA芯片中設(shè)置至少兩塊FIFO數(shù)據(jù)存儲(chǔ)器。
[0009]所述的串口接口中設(shè)置接口電平轉(zhuǎn)換芯片，接口電平轉(zhuǎn)換芯片的型號(hào)為MAX232。
[0010]所述的串口接口為D-SUB9接口。
[0011]本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換方法，在數(shù)據(jù)發(fā)送時(shí)，CPU分別讀取第一1553B接口和第二 1553B接口輸入的數(shù)據(jù)，如果上述兩個(gè)接口都有數(shù)據(jù)輸入，且數(shù)據(jù)完全一致，則CPU只讀取第一 1553B接口的數(shù)據(jù)作為通訊數(shù)據(jù)，數(shù)據(jù)讀取成功后，CPU對(duì)相應(yīng)數(shù)據(jù)進(jìn)行解析分析，解析分析后得到的數(shù)據(jù)由FPGA芯片存入FPGA芯片內(nèi)部的FIFO數(shù)據(jù)存儲(chǔ)器作為緩存數(shù)據(jù)，F(xiàn)PGA芯片對(duì)緩存數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，并將轉(zhuǎn)換后的串行單端數(shù)據(jù)，分成多個(gè)相同的串口模塊，經(jīng)由相應(yīng)的多個(gè)串口接口將數(shù)據(jù)發(fā)出；在數(shù)據(jù)接收時(shí)，選取多路串口接口中的其中一路發(fā)送指令數(shù)據(jù)，指令數(shù)據(jù)為串行單端數(shù)據(jù)，F(xiàn)PGA芯片接收該串行單端數(shù)據(jù)并進(jìn)行串行數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換后的得到的并行數(shù)據(jù)存入FPGA芯片內(nèi)部另外一塊FIFO數(shù)據(jù)存儲(chǔ)器作為緩存數(shù)據(jù)，CPU讀取FPGA芯片內(nèi)該部分緩沖數(shù)據(jù)，并將緩沖數(shù)據(jù)編碼成1553B數(shù)據(jù)形式發(fā)送到第一和第二 1553B總線上。
[0012]本發(fā)明具有的優(yōu)點(diǎn)和積極效果是:
本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)及轉(zhuǎn)換方法中，對(duì)1553B總線進(jìn)行了冗余設(shè)計(jì)，并且多路串口同時(shí)工作，通過(guò)CPU和FPGA芯片對(duì)數(shù)據(jù)進(jìn)行解析編碼和轉(zhuǎn)換，將1553B總線和串口通信相互結(jié)合，將串口傳輸?shù)牟ㄌ芈侍岣叩阶罡?Mbps，該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單，便于應(yīng)用等特點(diǎn)。
[0013]
【附圖說(shuō)明】
圖1是本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)的示意圖。
【具體實(shí)施方式】
[0014]以下參照附圖及實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)的說(shuō)明。
[0015]圖1是本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)的示意圖。
[0016]如圖1所示，本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，包括第一 1553B接口、第二 1553B接口、CPU、FPGA芯片和多個(gè)串口接口 ；其中第一 1553B接口和第二 1553B接口與外部設(shè)備相連，且分別與CPU相連接，而CPU與FPGA芯片相連接，同時(shí)FPGA芯片與串口接口 I至串口接口 N分別相連。第一 1553B接口和第二 1553B接口用于CPU和外部帶有1553B接口的板卡等設(shè)備相連接。
[0017]CPU用于數(shù)據(jù)協(xié)議轉(zhuǎn)換，實(shí)施例中的CPU采用德州儀器的型號(hào)為TMS320C6713的DSP芯片，CPU負(fù)責(zé)將收到的1553B數(shù)據(jù)解析出來(lái)，然后傳輸給FPGA芯片，或者將FPGA芯片中的并行數(shù)據(jù)編碼成1553B數(shù)據(jù)，然后發(fā)送至1553總線。
[0018]FPGA芯片用于并行和串行數(shù)據(jù)轉(zhuǎn)換以及串口模塊的傳輸，實(shí)施例中FPGA芯片采用Altera公司的型號(hào)為EP3C10F256I7N。在轉(zhuǎn)換結(jié)構(gòu)執(zhí)行寫串口數(shù)據(jù)過(guò)程中，F(xiàn)PGA芯片負(fù)責(zé)讀CPU到FPGA芯片內(nèi)部的一塊1024字節(jié)的FIFO數(shù)據(jù)存儲(chǔ)器進(jìn)行緩存，緩存數(shù)據(jù)在FPGA芯片內(nèi)部進(jìn)行重新編碼，重新編碼后向串口接口 I到串口接口 N進(jìn)行串口數(shù)據(jù)發(fā)送。在轉(zhuǎn)換結(jié)構(gòu)執(zhí)行讀串口數(shù)據(jù)過(guò)程中，F(xiàn)PGA芯片讀串口接口 I到串口接口 N的數(shù)據(jù)，數(shù)據(jù)存儲(chǔ)到FPGA芯片內(nèi)部的另外一塊1024字節(jié)的FIFO數(shù)據(jù)存儲(chǔ)器進(jìn)行緩存并解析，解析后的數(shù)據(jù)發(fā)送至CPU。
[0019]串口接口 I到串口接口 N用于接口電平轉(zhuǎn)換。串口接口中設(shè)置接口電平轉(zhuǎn)換芯片，接口電平轉(zhuǎn)換芯片為德州儀器的型號(hào)為MAX232的芯片。串口接口采用常規(guī)D-SUB9接口進(jìn)行串口通信。
[0020]本發(fā)明的雙冗余1553B總線的串口轉(zhuǎn)換方法，在數(shù)據(jù)發(fā)送時(shí)，CPU分別讀取第一1553B接口和第二 1553B接口輸入的數(shù)據(jù)，如果上述兩個(gè)接口都有數(shù)據(jù)輸入，且數(shù)據(jù)完全一致，則CPU只讀取第一 1553B接口的數(shù)據(jù)作為通訊數(shù)據(jù)，數(shù)據(jù)讀取成功后，CPU對(duì)相應(yīng)數(shù)據(jù)進(jìn)行解析分析，解析分析后得到的數(shù)據(jù)由FPGA芯片存入FPGA芯片內(nèi)部的FIFO數(shù)據(jù)存儲(chǔ)器作為緩存數(shù)據(jù)，F(xiàn)PGA芯片對(duì)緩存數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，并將轉(zhuǎn)換后的串行單端數(shù)據(jù)，分成多個(gè)相同的串口模塊，經(jīng)由相應(yīng)的多個(gè)串口接口將數(shù)據(jù)發(fā)出；在數(shù)據(jù)接收時(shí)，選取多路串口接口中的其中一路發(fā)送指令數(shù)據(jù)，指令數(shù)據(jù)為串行單端數(shù)據(jù)，F(xiàn)PGA芯片接收該串行單端數(shù)據(jù)并進(jìn)行串行數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換后的得到的并行數(shù)據(jù)存入FPGA芯片內(nèi)部另外一塊FIFO數(shù)據(jù)存儲(chǔ)器作為緩存數(shù)據(jù)，CPU讀取FPGA芯片內(nèi)該部分緩沖數(shù)據(jù)，并將緩沖數(shù)據(jù)編碼成1553B數(shù)據(jù)形式發(fā)送到第一和第二 1553B總線上。
[0021]通過(guò)將1553B總線與串口之間轉(zhuǎn)換，可將串口波特率提高到最高8Mbps，另外在FPGA芯片中增加了 1024字節(jié)的數(shù)據(jù)存儲(chǔ)器進(jìn)行數(shù)據(jù)緩存，可使數(shù)據(jù)傳輸特性上有了質(zhì)的提聞。
[0022]以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，然而，并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)然會(huì)利用揭示的技術(shù)內(nèi)容作出些許更動(dòng)或修飾，成為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，其特征在于，包括第一 1553B接口、第二1553B接口、CPU、FPGA芯片和多個(gè)串口接口 ；其中第一 1553B接口和第二 1553B接口與外部設(shè)備相連，且分別與CPU相連接，而CPU與FPGA芯片相連接，同時(shí)FPGA芯片與多個(gè)串口接口相連。2.根據(jù)權(quán)利要求1所述的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，其特征在于:CPU是型號(hào)為 TMS320C6713 的 DSP 芯片。3.根據(jù)權(quán)利要求1或2所述的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，其特征在于:FPGA芯片是型號(hào)為EP3C10F256I7N的芯片，F(xiàn)PGA芯片中設(shè)置至少兩塊FIFO數(shù)據(jù)存儲(chǔ)器。4.根據(jù)權(quán)利要求3所述的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，其特征在于:串口接口中設(shè)置接口電平轉(zhuǎn)換芯片，接口電平轉(zhuǎn)換芯片的型號(hào)為MAX232。5.根據(jù)權(quán)利要求4所述的雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，其特征在于:串口接口為 D-SUB9 接 口。6.一種雙冗余1553B總線的串口轉(zhuǎn)換方法，在數(shù)據(jù)發(fā)送時(shí)，CPU分別讀取第一 1553B接口和第二 1553B接口輸入的數(shù)據(jù)，如果上述兩個(gè)接口都有數(shù)據(jù)輸入，且數(shù)據(jù)完全一致，則CHJ只讀取第一 1553B接口的數(shù)據(jù)作為通訊數(shù)據(jù)，數(shù)據(jù)讀取成功后，CPU對(duì)相應(yīng)數(shù)據(jù)進(jìn)行解析分析，解析分析后得到的數(shù)據(jù)由FPGA芯片存入FPGA芯片內(nèi)部的FIFO數(shù)據(jù)存儲(chǔ)器作為緩存數(shù)據(jù)，F(xiàn)PGA芯片對(duì)緩存數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，并將轉(zhuǎn)換后的串行單端數(shù)據(jù)，分成多個(gè)相同的串口模塊，經(jīng)由相應(yīng)的多個(gè)串口接口將數(shù)據(jù)發(fā)出；在數(shù)據(jù)接收時(shí)，選取多路串口接口中的其中一路發(fā)送指令數(shù)據(jù)，指令數(shù)據(jù)為串行單端數(shù)據(jù)，F(xiàn)PGA芯片接收該串行單端數(shù)據(jù)并進(jìn)行串行數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換后的得到的并行數(shù)據(jù)存入FPGA芯片內(nèi)部另外一塊FIFO數(shù)據(jù)存儲(chǔ)器作為緩存數(shù)據(jù)，CPU讀取FPGA芯片內(nèi)該部分緩沖數(shù)據(jù)，并將緩沖數(shù)據(jù)編碼成1553B數(shù)據(jù)形式發(fā)送到第一和第二 1553B總線上。
【專利摘要】一種雙冗余1553B總線的串口轉(zhuǎn)換結(jié)構(gòu)，包括第一1553B接口、第二1553B接口、CPU、FPGA芯片和多個(gè)串口接口；其中第一1553B接口和第二1553B接口與外部設(shè)備相連，且分別與CPU相連接，而CPU與FPGA芯片相連接，同時(shí)FPGA芯片與多個(gè)串口接口相連。一種雙冗余1553B總線的串口轉(zhuǎn)換方法，通過(guò)CPU和FPGA芯片對(duì)數(shù)據(jù)進(jìn)行解析編碼和轉(zhuǎn)換，將1553B總線和串口通信相互結(jié)合。本發(fā)明對(duì)1553B總線進(jìn)行了冗余設(shè)計(jì)，并且多路串口同時(shí)工作，將串口傳輸?shù)牟ㄌ芈侍岣叩阶罡?Mbps，該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單，便于應(yīng)用等特點(diǎn)。
【IPC分類】G06F13/40
【公開(kāi)號(hào)】CN105279123
【申請(qǐng)?zhí)枴緾N201410528855
【發(fā)明人】寧立革, 張凱, 劉炳坤
【申請(qǐng)人】天津市英貝特航天科技有限公司
【公開(kāi)日】2016年1月27日
【申請(qǐng)日】2014年10月10日