基于總線的fpga芯片配置方法和配置電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種集成電路，特別是涉及一種基于總線的FPGA芯片配置方法和配置電路。
【背景技術(shù)】
[0002]在現(xiàn)場可編程門陣列(Field — Programmable Gate Array, FPGA)芯片中，配置是一個非常重要的功能。配置是指將大量兆比特級別的控制信息，以碼流的方式輸入到芯片中，實現(xiàn)對FPGA內(nèi)部海量通用邏輯資源的功能選擇和控制，以實現(xiàn)特定功能。
[0003]圖1為現(xiàn)有技術(shù)的FPGA配置電路圖。如圖1所示，配置通常會提供不同的方法，例如主動配置、被動配置、JTAG配置等。配置的碼流還可以選擇是否加密，是否壓縮?，F(xiàn)有技術(shù)的FPGA配置電路，都是基于模塊級別的，數(shù)據(jù)都是在模塊之間進(jìn)行傳輸?shù)?。但是，這些模塊之間是點對點的直接連接，由于模塊比較多，模塊之間的連接比較復(fù)雜。當(dāng)對主動配置進(jìn)行修改時，與主動配置連接的Flash控制器、解密和解壓縮的連接線都需要修改。所以，當(dāng)對其中一個模塊進(jìn)行修改時，會影響到其他的模塊，比較難以擴(kuò)展。由于設(shè)計的復(fù)雜性，從而造成了驗證的復(fù)雜性。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是為了解決模塊之間連接的復(fù)雜性。
[0005]為實現(xiàn)上述目的，本發(fā)明提供了一種基于總線的FPGA芯片配置方法和配置電路。所述方法包括:
[0006]總線采用仲裁方式從多個主設(shè)備中選擇第一主設(shè)備；
[0007]所述總線對所述第一主設(shè)備的第一配置信息進(jìn)行解碼，得到第二配置信息；
[0008]所述總線將所述第二配置信息發(fā)送給多個從設(shè)備。
[0009]進(jìn)一步地，所述主設(shè)備具體為被動配置、主動配置、聯(lián)合測試行為組織JTAG或Flash控制器。
[0010]進(jìn)一步地，所述從設(shè)備具體為解密、解壓縮、輸入輸出配置鏈、時鐘配置鏈或邏輯配置鏈。
[0011]另外，本發(fā)明提供了一種基于總線的FPGA芯片配置電路，其特征在于，所述電路包括多個主設(shè)備，總線和多個從設(shè)備；
[0012]所述總線分別與所述多個主設(shè)備和所述多個從設(shè)備連接；
[0013]所述總線采用仲裁方式從多個主設(shè)備中選擇第一主設(shè)備；對所述第一主設(shè)備的第一配置信息進(jìn)行解碼，得到第二配置信息；將所述第二配置信息發(fā)送給多個從設(shè)備。
[0014]本發(fā)明的優(yōu)點:
[0015](1)實現(xiàn)簡單。各模塊的接口使用統(tǒng)一的總線接口，使系統(tǒng)易于設(shè)計。
[0016](2)測試簡單?？偩€總線結(jié)構(gòu)可以通過標(biāo)準(zhǔn)的、統(tǒng)一的接口協(xié)議，實現(xiàn)數(shù)據(jù)的仲裁和傳輸。各個模塊只需保證總線接口的正確性，即可保證相互之間數(shù)據(jù)傳輸?shù)恼_性。
[0017](3)易于擴(kuò)展。采用總線結(jié)構(gòu)后，所有功能模塊都掛接在總線上。當(dāng)根據(jù)需求對系統(tǒng)進(jìn)行升級擴(kuò)展時，只需要把增加的模塊也同樣掛接在總線上即可，其他已有模塊不需要做任何改動，這樣就可以降低系統(tǒng)擴(kuò)展的工作量。
【附圖說明】
[0018]圖1為現(xiàn)有技術(shù)的FPGA配置電路圖；
[0019]圖2為本發(fā)明實施例提供的基于總線的FPGA芯片配置方法流程圖；
[0020]圖3為本發(fā)明實施例提供的基于總線的FPGA芯片配置電路圖；
[0021]圖4為本發(fā)明實施例提供的基于總線的FPGA芯片配置電路應(yīng)用場景圖。
【具體實施方式】
[0022]下面通過附圖和實施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0023]圖2為本發(fā)明實施例提供的基于總線的FPGA芯片配置方法流程圖。如圖2所示，該方法包括以下步驟:
[0024]步驟201，總線采用仲裁方式從多個主設(shè)備中選擇第一主設(shè)備；
[0025]步驟202，總線對第一主設(shè)備的第一配置信息進(jìn)行解碼，得到第二配置信息；
[0026]步驟203，總線將第二配置信息發(fā)送給多個從設(shè)備。
[0027]進(jìn)一步地，主設(shè)備具體為被動配置、主動配置、聯(lián)合測試行為組織JTAG或Flash控制器。從設(shè)備具體為解密、解壓縮、輸入輸出配置鏈、時鐘配置鏈或邏輯配置鏈。
[0028]進(jìn)一步地，解密和解壓縮可以作為主設(shè)備，通過總線向被動配置、主動配置、聯(lián)合測試行為組織JTAG或Flash控制器發(fā)送配置信息。
[0029]圖3為本發(fā)明實施例提供的基于總線的FPGA芯片配置電路圖。如圖3所示，該配置電路包括主設(shè)備11、主設(shè)備12和主設(shè)備13等多個主設(shè)備，總線31，從設(shè)備21、從設(shè)備22和從設(shè)備23等多個從設(shè)備。
[0030]總線31按照仲裁方式從多個主設(shè)備中選擇一個主設(shè)備11，對主設(shè)備11的第一配置信息進(jìn)行解碼，得到第二配置信息；將第二配置信息發(fā)送給多個從設(shè)備。
[0031]圖4為本發(fā)明實施例提供的基于總線的FPGA芯片配置電路應(yīng)用場景圖。如圖4所示，主設(shè)備包括被動配置、主動配置、JTAG和Flash控制器等。從設(shè)備包括解密、解壓縮、輸入輸出配置鏈、時鐘配置鏈和邏輯配置鏈等。
[0032]總線按照仲裁方式從主設(shè)備中選擇被動配置，也可以是主動配置、JTAG或Flash控制器；對被動的配置信息進(jìn)行解碼，得到第二配置信息；將第二配置信息再發(fā)送給多個從設(shè)備。其中，解密和解壓縮也可以作為主設(shè)備，總線對解密或解壓縮的配置信息進(jìn)行解碼，并將解碼后的配置信息發(fā)送給被動配置、主動配置、JTAG和Flash控制器。
[0033]以上所述的【具體實施方式】，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的【具體實施方式】而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項】
1.一種基于總線的FPGA芯片配置方法，其特征在于，所述方法包括: 總線采用仲裁方式從多個主設(shè)備中選擇第一主設(shè)備； 所述總線對所述第一主設(shè)備的第一配置信息進(jìn)行解碼，得到第二配置信息； 所述總線將所述第二配置信息發(fā)送給多個從設(shè)備。2.根據(jù)權(quán)利要求1所述的基于總線的FPGA芯片配置方法，其特征在于，所述主設(shè)備具體為被動配置、主動配置、聯(lián)合測試行為組織JTAG或Flash控制器。3.根據(jù)權(quán)利要求1所述的基于總線的FPGA芯片配置方法，其特征在于，所述從設(shè)備具體為解密、解壓縮、輸入輸出配置鏈、時鐘配置鏈或邏輯配置鏈。4.一種基于總線的FPGA芯片配置電路，其特征在于，所述電路包括多個主設(shè)備，總線和多個從設(shè)備； 所述總線分別與所述多個主設(shè)備和所述多個從設(shè)備連接； 所述總線采用仲裁方式從多個主設(shè)備中選擇第一主設(shè)備；對所述第一主設(shè)備的第一配置信息進(jìn)行解碼，得到第二配置信息；將所述第二配置信息發(fā)送給多個從設(shè)備。
【專利摘要】本發(fā)明涉及一種基于總線的FPGA芯片配置方法和配置電路，該方法包括：總線采用仲裁方式從多個主設(shè)備中選擇第一主設(shè)備；所述總線對所述第一主設(shè)備的第一配置信息進(jìn)行解碼，得到第二配置信息；所述總線將所述第二配置信息發(fā)送給多個從設(shè)備。該配置電路包括多個主設(shè)備，總線和多個從設(shè)備。本發(fā)明可以通過總線的調(diào)度來實現(xiàn)所需功能。
【IPC分類】G06F13/40
【公開號】CN105302754
【申請?zhí)枴緾N201410267773
【發(fā)明人】王宏宇, 孫楠楠, 劉明
【申請人】京微雅格（北京）科技有限公司
【公開日】2016年2月3日
【申請日】2014年6月16日