的處理方法，其特征在于:所述處理器判斷是否獲取到下一層級(jí)的DMA鏈表之前，還包括以下步驟: 處理器判斷對(duì)所述密鑰數(shù)據(jù)進(jìn)行加/解密處理是否準(zhǔn)確，當(dāng)?shù)玫疆?dāng)前層級(jí)的輸出數(shù)據(jù)時(shí)； 如果是，處理器執(zhí)行所述判斷是否獲取到下一層級(jí)的DMA鏈表的步驟； 如果否，加/解密的處理結(jié)束。3.如權(quán)利要求1所述的數(shù)據(jù)加/解密的處理方法，其特征在于:所述加/解密模塊根據(jù)所述目前層級(jí)的密鑰數(shù)據(jù)對(duì)所述輸入數(shù)據(jù)進(jìn)行加/解密處理當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，得到目前層級(jí)的輸出數(shù)據(jù)的步驟，具體為: 所述加/解密模塊根據(jù)所述目前層級(jí)的密鑰數(shù)據(jù)對(duì)所述輸入數(shù)據(jù)進(jìn)行AES算法、DES算法或TDES算法的加/解密處理，得到目前層級(jí)的輸出數(shù)據(jù)。4.如權(quán)利要求1所述的數(shù)據(jù)加/解密的處理方法，其特征在于:所述每個(gè)層級(jí)的DMA鏈表包括搬送數(shù)據(jù)長(zhǎng)度、數(shù)據(jù)源地址、數(shù)據(jù)目的地址和下一條鏈表地址； 最后一個(gè)層級(jí)的DMA鏈表包括搬送數(shù)據(jù)長(zhǎng)度、數(shù)據(jù)源地址和數(shù)據(jù)目的地址。5.如權(quán)利要求1所述的數(shù)據(jù)加/解密的處理方法，其特征在于:所述第一層級(jí)的DMA鏈表包括第一 DMA子鏈表用于從密鑰數(shù)據(jù)的存儲(chǔ)地址中獲得所述密鑰數(shù)據(jù)，第二 DMA子鏈表用于從η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址中獲得所述目前層級(jí)的輸入數(shù)據(jù)和第三DMA子鏈表用于獲得控制數(shù)據(jù)； 所述中間層級(jí)的每一層級(jí)的DMA鏈表包括第一 DMA子鏈表用于從加/解密模塊的輸出數(shù)據(jù)寄存器中獲得所述上一層級(jí)的輸出數(shù)據(jù)作為當(dāng)前層級(jí)的密鑰數(shù)據(jù)，第二 DMA子鏈表用于從η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址中獲得所述目前層級(jí)的輸入數(shù)據(jù)和第三DMA子鏈表用于獲得控制數(shù)據(jù)； 所述最后一層級(jí)的DMA鏈表包括第一 DMA子鏈表用于從加/解密模塊的輸出數(shù)據(jù)寄存器中獲得所述上一層級(jí)的輸出數(shù)據(jù)作為最后層級(jí)的密鑰數(shù)據(jù)，第二 DMA子鏈表用于從η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址中獲得所述最后層級(jí)的輸入數(shù)據(jù)，第三DMA子鏈表用于獲得控制數(shù)據(jù)和第四DMA子鏈表用于將最后層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到安全存儲(chǔ)器中。6.一種數(shù)據(jù)加/解密的處理方法，其特征在于:所述處理方法包括以下步驟: 處理器獲取密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，其中η為大于等于1的正整數(shù)； 處理器根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成η層級(jí)的DMA鏈表； 處理器將目前層級(jí)的DMA鏈表數(shù)據(jù)寫入直接存儲(chǔ)訪問器，并啟動(dòng)直接存儲(chǔ)訪問器工作； 直接存儲(chǔ)訪問器根據(jù)目前層級(jí)的DMA鏈表，搬送目前層級(jí)的密鑰數(shù)據(jù)和目前層級(jí)輸入數(shù)據(jù)到加/解密模塊，并啟動(dòng)加/解密模塊工作； 加/解密模塊使用所述目前層級(jí)的密鑰數(shù)據(jù)對(duì)所述目前層級(jí)的輸入數(shù)據(jù)進(jìn)行加/解密處理當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，得到目前層級(jí)的輸出數(shù)據(jù)； 處理器判斷是否獲取到下一層級(jí)的DMA鏈表，如果是，輸出第一判斷信號(hào)，如果否，輸出第二信號(hào)； 直接存儲(chǔ)訪問器根據(jù)下一層級(jí)的DMA鏈表，將目前層級(jí)的輸出數(shù)據(jù)作為下一層級(jí)的密鑰數(shù)據(jù)當(dāng)接收到所述第一判斷信號(hào)時(shí)，以進(jìn)行加/解密處理； 直接存儲(chǔ)訪問器將目前層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到安全存儲(chǔ)器中。7.如權(quán)利要求6所述的數(shù)據(jù)加/解密的處理方法，其特征在于:所述處理器判斷目前層級(jí)的級(jí)數(shù)是否小于η之前，還包括以下步驟: 當(dāng)?shù)玫疆?dāng)前層級(jí)的輸出數(shù)據(jù)時(shí)，處理器判斷對(duì)所述目前層級(jí)的密鑰數(shù)據(jù)進(jìn)行加/解密處理是否準(zhǔn)確； 如果是，處理器執(zhí)行所述判斷是否獲取到下一層級(jí)的DMA鏈表的步驟； 如果否，加/解密的處理結(jié)束。8.如權(quán)利要求6所述的數(shù)據(jù)加/解密的處理方法，其特征在于:所述第一層級(jí)的DMA鏈表包括第一 DMA子鏈表用于從密鑰數(shù)據(jù)的存儲(chǔ)地址中獲得所述密鑰數(shù)據(jù)，第二 DMA子鏈表用于從η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址中獲得所述目前層級(jí)的輸入數(shù)據(jù)和第三DMA子鏈表用于獲得控制數(shù)據(jù)； 所述中間層級(jí)的每一層級(jí)的DMA鏈表包括第一 DMA子鏈表用于從加/解密模塊的輸出數(shù)據(jù)寄存器中獲得所述上一層級(jí)的輸出數(shù)據(jù)作為當(dāng)前層級(jí)的密鑰數(shù)據(jù)，第二 DMA子鏈表用于從η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址中獲得所述目前層級(jí)的輸入數(shù)據(jù)和第三DMA子鏈表用于獲得控制數(shù)據(jù)； 所述最后一層級(jí)的DMA鏈表包括第一 DMA子鏈表用于從加/解密模塊的輸出數(shù)據(jù)寄存器中獲得所述上一層級(jí)的輸出數(shù)據(jù)作為最后層級(jí)的密鑰數(shù)據(jù)，第二 DMA子鏈表用于從η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址中獲得所述最后層級(jí)的輸入數(shù)據(jù)，第三DMA子鏈表用于獲得控制數(shù)據(jù)和第四DMA子鏈表用于將最后層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到安全存儲(chǔ)器中。9.一種數(shù)據(jù)加/解密的處理裝置，其特征在于:所述處理裝置包括:處理器、直接存儲(chǔ)訪問器、加/解密模塊和安全存儲(chǔ)器，其中所述直接存儲(chǔ)訪問器通過總線分別與所述處理器和加/解密模塊電連接，所述直接存儲(chǔ)訪問器和安全存儲(chǔ)器電連接； 所述處理器，用于獲取密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，其中η為大于等于1的正整數(shù)，并根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成η層級(jí)的DMA鏈表，以及將目前層級(jí)的DMA鏈表數(shù)據(jù)寫入直接存儲(chǔ)訪問器，并啟動(dòng)直接存儲(chǔ)訪問器工作； 所述直接存儲(chǔ)訪問器，用于根據(jù)目前層級(jí)的DMA鏈表，搬送目前層級(jí)的密鑰數(shù)據(jù)和目前層級(jí)的輸入數(shù)據(jù)到加/解密模塊，并啟動(dòng)加/解密模塊工作； 加/解密模塊，當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，使用所述目前層級(jí)的密鑰數(shù)據(jù)對(duì)所述輸入數(shù)據(jù)進(jìn)行加/解密處理，得到目前層級(jí)的輸出數(shù)據(jù)； 所述處理器，用于判斷是否獲取到下一層級(jí)的DMA鏈表，如果是，輸出第一判斷信號(hào)，如果否，輸出第二判斷信號(hào)； 所述直接存儲(chǔ)訪問器，用于接收到所述第一判斷信號(hào)時(shí)，根據(jù)下一層級(jí)的DMA鏈表，將目前層級(jí)的輸出數(shù)據(jù)作為下一層級(jí)的密鑰數(shù)據(jù)輸出至所述加/解密模塊以進(jìn)行加/解密處理，以及接收到所述第二判斷信號(hào)時(shí)，將目前層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到所述安全存儲(chǔ)器中。10.一種數(shù)據(jù)加/解密的處理裝置，其特征在于:所述處理裝置包括:所述處理裝置包括:處理器、直接存儲(chǔ)訪問器、加/解密模塊和安全存儲(chǔ)器，其中所述直接存儲(chǔ)訪問器通過總線分別與所述處理器和加/解密模塊電連接，所述直接存儲(chǔ)訪問器和安全存儲(chǔ)器電連接; 所述處理器，用于獲取密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，其中η為大于等于1的正整數(shù)，以及用于根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和η層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成η層級(jí)的DMA鏈表； 所述直接存儲(chǔ)訪問器，用于根據(jù)目前層級(jí)的DMA鏈表，得到密鑰數(shù)據(jù)、目前層級(jí)的輸入數(shù)據(jù)以及控制數(shù)據(jù)； 加/解密模塊，當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，根據(jù)所述目前層級(jí)的輸入數(shù)據(jù)對(duì)所述密鑰數(shù)據(jù)進(jìn)行加/解密處理，得到目前層級(jí)的輸出數(shù)據(jù)； 所述處理器，用于判斷目前層級(jí)的級(jí)數(shù)是否小于n，如果是，輸出第一判斷信號(hào)，如果否，輸出第二判斷信號(hào)； 所述直接存儲(chǔ)訪問器，用于接收到所述第一判斷信號(hào)時(shí)，根據(jù)下一層級(jí)的DMA鏈表，將目前層級(jí)的輸出數(shù)據(jù)作為下一層級(jí)的密鑰數(shù)據(jù)輸出至所述加/解密模塊以進(jìn)行加/解密處理，以及接收到所述第二判斷信號(hào)時(shí)，將目前層級(jí)的輸出數(shù)據(jù)作為最終密鑰保存到所述安全存儲(chǔ)器中。
【專利摘要】本發(fā)明提供了一種數(shù)據(jù)加/解密的處理方法和數(shù)據(jù)加/解密的處理裝置，所述處理方法包括：處理器獲取密鑰數(shù)據(jù)的存儲(chǔ)地址和n層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，處理器根據(jù)所述密鑰數(shù)據(jù)的存儲(chǔ)地址和n層級(jí)的輸入數(shù)據(jù)存儲(chǔ)地址，生成n層級(jí)的DMA鏈表；直接存儲(chǔ)訪問器根據(jù)目前層級(jí)的DMA鏈表，得到目前層級(jí)的密鑰數(shù)據(jù)、目前層級(jí)的輸入數(shù)據(jù)以及控制數(shù)據(jù)并輸出；加/解密模塊根據(jù)所述目前層級(jí)的密鑰數(shù)據(jù)對(duì)所述目前層級(jí)的輸入數(shù)據(jù)進(jìn)行加/解密處理當(dāng)所述控制數(shù)據(jù)為啟動(dòng)信號(hào)時(shí)，得到目前層級(jí)的輸出數(shù)據(jù)。該數(shù)據(jù)加/解密的處理方法中經(jīng)指定層數(shù)的加密處理后的數(shù)據(jù)，與只進(jìn)行一次加密操作的結(jié)果相比，具有更高的安全級(jí)別，能滿足特定應(yīng)用場(chǎng)景的安全需求。
【IPC分類】G06F21/60, G06F13/28
【公開號(hào)】CN105373738
【申請(qǐng)?zhí)枴緾N201510667588
【發(fā)明人】單見元, 王曉坤
【申請(qǐng)人】深圳國(guó)微技術(shù)有限公司
【公開日】2016年3月2日
【申請(qǐng)日】2015年10月16日