一種檢查時(shí)鐘樹綜合結(jié)果瓶頸從而提高綜合質(zhì)量的方法
【技術(shù)領(lǐng)域】
[0001]本文提出一種提高時(shí)鐘樹綜合質(zhì)量的方法，通過檢查時(shí)鐘樹綜合結(jié)果中的“瓶頸路徑”，定位限制時(shí)鐘傳輸延遲的關(guān)鍵原因，并結(jié)合圖形化的方式找到解決方案，減少時(shí)鐘傳輸延遲。本發(fā)明屬于EDA設(shè)計(jì)領(lǐng)域。
【背景技術(shù)】
[0002]隨著制造工藝的發(fā)展和集成電路設(shè)計(jì)規(guī)模的擴(kuò)大，后端物理設(shè)計(jì)越來越依賴于EDA (電子設(shè)計(jì)自動(dòng)化)工具的輔助。時(shí)鐘信號(hào)控制著電路中所有同步單元的工作，時(shí)鐘樹綜合是后端物理設(shè)計(jì)中重要的一環(huán)，其結(jié)果好壞決定著系統(tǒng)能否正常工作以及系統(tǒng)的工作性能優(yōu)劣。在復(fù)雜的時(shí)鐘系統(tǒng)中，受到EDA工具的限制，時(shí)鐘樹綜合結(jié)果難以進(jìn)行分析和優(yōu)化。
[0003]通常一個(gè)時(shí)鐘結(jié)構(gòu)包括時(shí)鐘定義點(diǎn)、組合邏輯單元(例如門控時(shí)鐘單元)，同步單元(例如觸發(fā)器單元)等。一個(gè)時(shí)鐘組包括有多個(gè)時(shí)鐘，時(shí)鐘組內(nèi)的同步單元通常要求時(shí)鐘信號(hào)從時(shí)鐘定義點(diǎn)發(fā)出后同時(shí)到達(dá)同步單元。時(shí)鐘傳輸延遲是衡量時(shí)鐘樹綜合質(zhì)量的一個(gè)重要指標(biāo)，影響著整個(gè)系統(tǒng)的運(yùn)行速度、功耗和可靠性。它的大小往往受到從時(shí)鐘定義點(diǎn)到同步單元的路徑上經(jīng)過的組合邏輯單元個(gè)數(shù)，以及單元在芯片上的物理布局位置分布等多方面的影響。
[0004]業(yè)界普遍的時(shí)鐘樹綜合EDA工具，都是力圖平衡從時(shí)鐘定義點(diǎn)到同步單元的各條路徑的延遲。其實(shí)現(xiàn)方法是在時(shí)鐘傳輸短路徑上插入一些緩沖器單元，補(bǔ)充延遲來縮小和時(shí)鐘傳輸長路徑的差異。然而僅從最終的時(shí)鐘樹綜合結(jié)果上看，并不能保證時(shí)鐘信號(hào)延遲值最大的路徑就是限制時(shí)鐘傳輸延遲的關(guān)鍵路徑。我們?cè)谶@里提出了一種方法，定義了“瓶頸路徑”的概念。通過尋找并優(yōu)化瓶頸路徑，來真正縮短時(shí)鐘傳輸延遲，提高系統(tǒng)性能質(zhì)量。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提出一種提高時(shí)鐘樹綜合質(zhì)量的方法，這種方法通過尋找時(shí)鐘信號(hào)傳輸?shù)摹捌款i路徑”，針對(duì)瓶頸路徑上的單元，結(jié)合圖形化顯示版圖和時(shí)鐘結(jié)構(gòu)的方法，方便設(shè)計(jì)者找出真正限制時(shí)鐘傳輸延遲的原因，并采用相應(yīng)的解決方案進(jìn)行優(yōu)化。
[0006]圖1顯示了版圖中兩條時(shí)鐘信號(hào)傳輸路徑，其中一條是真正的“瓶頸路徑”，它的延遲時(shí)間決定了最終的時(shí)鐘傳輸延遲；而另外一條路徑上，緩沖器單元被插入用以補(bǔ)充延遲，來彌補(bǔ)傳輸長路徑和傳輸短路徑的延遲差值。從時(shí)鐘樹綜合結(jié)果來看，所要尋找的“瓶頸路徑”并不一定是延遲最大的路徑，因?yàn)榫C合工具會(huì)在傳輸短路徑上插入緩沖器單元來增加延遲。
[0007]定艾:“瓶頸路徑”是指時(shí)鐘信號(hào)從時(shí)鐘源定義點(diǎn)到接收端同步單元的一條傳輸路徑，這條路徑上包含的用以補(bǔ)充延遲的緩沖器單元個(gè)數(shù)最少(或延遲值最小)。
[0008]圖2給出了緩沖器單元插入的目的之一:補(bǔ)充延遲，減小時(shí)鐘傳輸長路徑和傳輸短路徑之間的延遲差別。傳輸長路徑上通常包含有較多的組合邏輯單元，而在傳輸短路徑上，時(shí)鐘樹綜合工具會(huì)通過緩沖器單元插入的方法，平衡傳輸長路徑和傳輸短路徑上的延遲，保證時(shí)鐘信號(hào)同時(shí)到達(dá)各個(gè)同步單元。這種情況下，時(shí)鐘傳輸長路徑就是需要優(yōu)化的“瓶頸路徑”。
[0009]時(shí)鐘樹綜合工具會(huì)采用不同的方式來插入緩沖器單元以增加延遲時(shí)間。圖1中顯示的緩沖器單元是分布在同一區(qū)域呈鏈狀方式首尾相連。圖3給出了另外一種形式，緩沖器單元是呈散落分布，形成Zig-Zag (之字形分布)，同樣達(dá)到了增加時(shí)鐘延時(shí)的目的。
[0010]還有一種原因，時(shí)鐘樹綜合工具會(huì)插入緩沖器單元，這通常受單元物理布局位置的影響。如圖4所示，當(dāng)單元的物理布局位置分布較遠(yuǎn)，為了保證時(shí)鐘信號(hào)的完整性(即transit1n時(shí)間要限制在一定范圍內(nèi))，時(shí)鐘樹綜合工具也會(huì)插入緩沖器單元進(jìn)行信號(hào)中繼。但這時(shí)候的目的是用于保證時(shí)鐘信號(hào)transit1n時(shí)間，而不是補(bǔ)充傳輸延遲。
[0011]綜上所述，尋找“瓶頸路徑”的關(guān)鍵在于時(shí)鐘樹綜合工具插入緩沖器單元的作用，判斷其目的是在于保證transit1n時(shí)間還是在于增加傳輸延遲?？梢圆捎孟旅娴姆椒ㄟM(jìn)行判斷:
^在給定時(shí)鐘中，選取傳輸延遲較大的數(shù)條傳輸路徑(通?？扇op 10%)
1針對(duì)某條傳輸路徑，統(tǒng)計(jì)路徑上的緩沖器單元個(gè)數(shù)N1 (或延遲值D1)
1刪除路徑上的所有緩沖器單元，掃描路徑上的組合邏輯單元，如果有transit1n時(shí)序違反，插入必要的緩沖器單元進(jìn)行信號(hào)中繼，個(gè)數(shù)為N2 (或延遲值D2)
1計(jì)算差值N1-N2 (或D1-D2)，差值最小的傳輸路徑就是“瓶頸路徑”
得到“瓶頸路徑”之后，可以結(jié)合物理版圖的圖形化顯示，如果路徑上單元物理位置分布不合理，可以進(jìn)行物理布局調(diào)整；如果路徑上經(jīng)過的組合邏輯單元過多，則需要從時(shí)鐘結(jié)構(gòu)上入手進(jìn)行優(yōu)化。重新進(jìn)行時(shí)鐘樹的綜合，由于瓶頸路徑的問題得到解決，最終的時(shí)鐘傳輸延遲也會(huì)變短，時(shí)鐘樹綜合質(zhì)量也會(huì)得到改善。
【附圖說明】
[0012]圖1時(shí)鐘樹綜合結(jié)果中的“瓶頸路徑”
圖2緩沖器單元插入目的一:補(bǔ)充延遲減小時(shí)鐘傳輸路徑之間的延遲差別圖3Zig-Zag形式的緩沖器單元插入來補(bǔ)充時(shí)鐘延遲圖4緩沖器單元插入目的二:保證時(shí)鐘信號(hào)的完整性具體實(shí)施步驟:
結(jié)合一個(gè)具體的實(shí)例說明尋找、優(yōu)化“瓶頸路徑”來提高時(shí)鐘樹綜合質(zhì)量的處理方法，操作流程步驟如下:
1)準(zhǔn)備電路單元庫文件，記錄電路連接關(guān)系的網(wǎng)表文件，定義時(shí)鐘和時(shí)延約束的文件，記錄物理布局的版圖文件；
2)打開EDA工具，讀入時(shí)鐘樹綜合后的結(jié)果，針對(duì)主要時(shí)鐘，選取時(shí)鐘傳輸路徑進(jìn)行掃描檢查；
3)計(jì)算各條傳輸路徑的緩沖器差值N1-N2(或D1-D2)，選擇差值最小的傳輸路徑作為“瓶頸路徑”進(jìn)行分析；
4)打開圖形化窗口，檢查瓶頸路徑上的單元物理布局位置是否合理；
5)檢查時(shí)鐘結(jié)構(gòu)，判斷瓶頸路徑上是否存在過多的組合邏輯單元；進(jìn)行物理布局調(diào)整或時(shí)鐘結(jié)構(gòu)優(yōu)化，重新進(jìn)行時(shí)鐘樹綜合，以減小時(shí)鐘傳輸延遲。
【主權(quán)項(xiàng)】
1.一種檢查時(shí)鐘樹綜合結(jié)果瓶頸從而提高綜合質(zhì)量的方法，涉及到EDA設(shè)計(jì)工具的主要特征為: (1)對(duì)輸入的時(shí)鐘樹綜合結(jié)果進(jìn)行匯總，按照時(shí)鐘路徑延遲大小進(jìn)行分類； (2)定義并找出最有可能決定時(shí)鐘傳輸延遲的所謂“瓶頸路徑”，對(duì)于傳輸延遲較大的時(shí)鐘，進(jìn)行瓶頸路徑檢查； (3)針對(duì)找到的“瓶頸路徑”，比較其路徑上單元的物理版圖位置，并以圖形化的方式顯在時(shí)鐘結(jié)構(gòu)圖中； (4)設(shè)計(jì)者可以通過調(diào)整“瓶頸路徑”上的單元物理布局位置，或者優(yōu)化該時(shí)鐘的結(jié)構(gòu)作為解決方案，重新進(jìn)行時(shí)鐘樹綜合以降低時(shí)鐘傳輸延遲。2.具有特征(1)、(2)的組合。3.具有特征(3)、(4)的組合。
【專利摘要】隨著超大規(guī)模集成電路的時(shí)鐘系統(tǒng)結(jié)構(gòu)日趨復(fù)雜，如何分析時(shí)鐘樹綜合結(jié)果，提高時(shí)鐘樹綜合質(zhì)量，從而減少時(shí)鐘傳輸延遲，提高系統(tǒng)性能成為了業(yè)界關(guān)注的焦點(diǎn)。本文定義了時(shí)鐘樹綜合結(jié)果中的“瓶頸路徑”，通過比較、篩選找到此類瓶頸路徑，借助圖形化方法顯示其時(shí)鐘結(jié)構(gòu)和單元物理位置分布，設(shè)計(jì)者可以清楚地理解瓶頸路徑形成的原因，并且可以通過調(diào)整瓶頸路徑上的單元物理布局位置，或者優(yōu)化時(shí)鐘結(jié)構(gòu)的方法來重新進(jìn)行時(shí)鐘樹綜合，降低瓶頸路徑上的時(shí)鐘傳輸延遲。這種方法應(yīng)用在復(fù)雜時(shí)鐘樹結(jié)構(gòu)的設(shè)計(jì)當(dāng)中，可以快速地定位限制時(shí)鐘樹綜合質(zhì)量的問題所在，并提供行之有效的解決方案。
【IPC分類】G06F1/12
【公開號(hào)】CN105404352
【申請(qǐng)?zhí)枴緾N201410458980
【發(fā)明人】劉毅, 董森華, 汪燕芳, 牛飛飛
【申請(qǐng)人】北京華大九天軟件有限公司
【公開日】2016年3月16日
【申請(qǐng)日】2014年9月11日