單元720。可以在單個集成電路(1C)芯片上實現處理器核706。此外，芯片可以包括一個或多個共享和/或私有的高速緩存(諸如高速緩存708)、總線或互連(諸如總線或互連網絡712)、存儲器控制器或其它組件。
[0041]在一個實施例中，路由器710可以用于在處理器702-1和/或系統(tǒng)700的各種組件之間通信。此外，處理器702-1可以包括多于一個路由器710。此外，許多路由器710可以通信，以使能在處理器702-1內部或外部的各種組件之間的數據路由。
[0042]共享的高速緩存708可以存儲由處理器702-1的一個或多個組件(諸如核706)利用的數據(例如包括指令)。例如，共享的高速緩存708可以在本地高速緩存存儲器714中所存儲的數據，用于由處理器702的組件更快地訪問。在實施例中，高速緩存708可以包括中等層級高速緩存(諸如2層級(L2)、3層級(L3) 、4層級(L4)或其它層級的高速緩存)、末層級高速緩存(LLC)和/或其組合。此外，處理器702-1的各種組件可以通過總線(例如總線712)和/或存儲器控制器或集線器直接與共享的高速緩存708通信。如圖7中所示，在一些實施例中，核706中的一個或多個可以包括1層級(L1)高速緩存716-1(在本文中一般稱為“L1高速緩存716”)。在一個實施例中，控制單元720可以包括邏輯用以實現以上參考圖2中的存儲器控制器122所述的操作。
[0043]圖8圖示了根據本發(fā)明的實施例的計算系統(tǒng)的處理器核706和其它組件的部分的框圖。在一個實施例中，圖8中所示的箭頭圖示通過核706的指令的流動方向?？梢栽谥T如參考圖7討論的單個集成電路芯片(或管芯)上實現一個或多個處理器核(諸如處理器核706)。此外，芯片可以包括一個或多個共享和/或私有的高速緩存(例如圖7的高速緩存708)、互連(例如圖7的互連704和/或112)、控制單元、存儲器控制器或其它組件。
[0044]如圖8中所圖示，處理器核706可以包括取出單元802以取出指令(包括具有條件分支的指令)以供核706執(zhí)行?？梢詮闹T如存儲器714之類的任何存儲設備取出指令。核706還可以包括解碼單元804以解碼所取出的指令。例如，解碼單元804可以將所取出的指令解碼成多個uop(微操作)。
[0045]另外，核706可以包括調度單元806。調度單元806可以執(zhí)行與存儲經解碼的指令(例如從解碼單元804接收的)相關聯(lián)的各種操作，直到指令準備好分派為止，例如直到經解碼的指令的所有源值變?yōu)榭捎脼橹?。在一個實施例中，調度單元806可以將經解碼的指令調度和/或發(fā)布(或分派)到執(zhí)行單元808，用于執(zhí)行。在所分派的指令被解碼(例如通過解碼單元804)和分派(例如通過調度單元806)之后，執(zhí)行單元808可以執(zhí)行所分派的指令。在實施例中，執(zhí)行單元808可以包括多于一個執(zhí)行單元。執(zhí)行單元808還可以執(zhí)行諸如加法、減法、乘法和/或除法之類的各種算術運算，并且可以包括一個或多個算術邏輯單元(ALU)。在實施例中，協(xié)處理器(未示出)可以與執(zhí)行單元808協(xié)力執(zhí)行各種算術運算。
[0046]此外，執(zhí)行單元808可以無序地執(zhí)行指令。因此，在一個實施例中，處理器核706可以是無序的處理器核。核706還可以包括引退(retirement)單元810。在所執(zhí)行的指令被提交之后，引退單元810可以引退所執(zhí)行的指令。在實施例中，所執(zhí)行的指令的引退可以導致從指令的執(zhí)行提交處理器狀態(tài)，解除分配由指令使用的物理寄存器等。
[0047]核706還可以包括總線單元714，以經由一個或多個總線(例如總線804和/或812)使能在處理器核706的組件和其它組件(諸如參考圖8討論的組件)之間的通信。核706還可以包括一個或多個寄存器816，以存儲由核706的各種組件訪問的數據(諸如與功率消耗狀態(tài)設置相關的值)。
[0048]此外，即使圖7圖示了控制單元720經由互連812耦合到核706，但在各種實施例中，控制單元720可以位于別處，諸如在核706的內部，經由總線704耦合到核等。
[0049]在一些實施例中，本文討論的組件中的一個或多個可以體現為芯片上系統(tǒng)(S0C)設備。圖9圖示了根據實施例的S0C封裝的框圖。如圖9中所圖示，S0C 902包括一個或多個中央處理單元(CPU)核920、一個或多個圖形處理器單元(GPU)核930、輸入/輸出(I/O)接口940和存儲器控制器942A0C封裝902的各種組件可以耦合到互連或總線，諸如本文中參考其它圖所討論的。同樣，S0C封裝902可以包括更多或更少的組件，諸如本文中參考其它圖所討論的那些。此外，S0C封裝902的每個組件可以包括一個或多個其它組件，例如，如參考本文中的其它圖所討論的。在一個實施例中，S0C封裝902(及其組件)被提供在一個或多個集成電路(1C)管芯上，例如其被封裝成單個半導體器件。
[0050]如圖9中所圖示，S0C封裝902經由存儲器控制器942耦合到存儲器960(其可以與本文中參考其它圖所討論的存儲器相似或相同)。在實施例中，可以在S0C封裝902上集成存儲器960(或其一部分)。
[0051 ] I/O接口 940可以耦合到一個或多個I/O設備970，例如經由互連和/或總線，諸如在本文中參考其它圖所討論的。(一個或多個)1/0設備970可以包括鍵盤、鼠標、觸摸板、顯示器、圖像/視頻捕獲設備(諸如相機或攝錄像機/錄影機)、觸摸屏、揚聲器等等中的一個或多個。
[0052]圖10圖示根據本發(fā)明的實施例的以點對點(PtP)配置所布置的計算系統(tǒng)1000。特別地，圖10示出一種系統(tǒng)，其中處理器、存儲器和輸入/輸出設備通過許多點對點接口互連。參考圖2討論的操作可以由系統(tǒng)1000的一個或多個組件來執(zhí)行。
[0053]如圖10中所圖示，系統(tǒng)1000可以包括若干處理器，為清楚起見，示出其中的僅僅兩個，處理器1002和1004。處理器1002和1004可以各自包括本地存儲器控制器集線器(MCH)1006和1008，以使能與存儲器1010和1012的通信。在一些實施例中，MCH 1006和1008可以包括圖1的存儲器控制器120和/或邏輯。
[0054]在實施例中，處理器1002和1004可以是參考圖7討論的處理器702之一。處理器1002和1004可以經由點對點(PtP)接口 1014、分別使用PtP接口電路1016和1018交換數據。同樣，處理器1002和1004可以各自經由單獨的PtP接口 1022和1024、使用點對點接口電路1026、1028、1030和1032與芯片組1020交換數據。芯片組1020可以此外經由高性能圖形接口1036、例如使用PtP接口電路1037與高性能圖形電路1034交換數據。
[0055]如圖10中所示，圖1的核106和/或高速緩存108中的一個或多個可以位于處理器1002和1004內。然而，本發(fā)明的其它實施例可以存在于圖10的系統(tǒng)1000內的其它電路、邏輯單元或設備中。此外，本發(fā)明的其它實施例可以遍及圖10中圖示的若干電路、邏輯單元或設備而分布。
[0056]芯片組1020可以使用PtP接口電路1041與總線1040通信。總線1040可以具有與其通信的一個或多個設備，諸如總線橋1042和I/O設備1043。經由總線1044，總線橋1043可以與其它設備通信，所述其它設備諸如鍵盤八氧標1045、通信設備1046(諸如調制解調器、網絡接口設備或可以與計算機網絡803通信的其它通信設備)、音頻I/O設備和/或數據存儲設備1048。數據存儲設備1048(其可以是硬盤驅動器或基于NAND閃速的固態(tài)驅動器)可以存儲可以由處理器1002和/或1004執(zhí)行的代碼1049。
[0057]下面的示例關于另外的實施例。
[0058]示例1是一種存儲器控制器，其包括用以將第一預定值插入到存儲器命令中的所有級參數中并向存儲器設備傳輸存儲器命令的邏輯。
[0059]在示例2中，示例1的主題可以可選地包括邏輯用以確定是否將向存儲器設備中的所有級廣播存儲器命令，并且響應于將向存儲器設備中的所有級廣播存儲器命令的確定，將第一預定值插入到所有級參數中。
[0060]在示例3中，示例1-2中任一個的主題可以可選地包括存儲器命令，所述存儲器命令包括激活命令、預充電命令或刷新命令中的至少一個。
[0061]在示例4中，示例1-3中任一個的主題可以可選地包括其中經由存儲器接口向存儲器設備傳輸命令的布置。
[0062]示例5是一種裝置，其包括處理器和存儲器控制邏輯，所述存儲器控制邏輯用以將第一預定值插入到存儲器命令中的所有級參數中并向存儲器設備傳輸存儲器命令。
[0063]在示例6中，示例5的主題可以可選地包括邏輯用以確定是否將向存儲器設備中的所有級廣播存儲器命令，并且響應于將向存儲器設備