一種集成電路的抗輻射布局布線方法
【技術領域】
[0001]本發(fā)明屬于集成電路領域，具體涉及一種集成電路的抗輻射布局布線方法。
【背景技術】
[0002]隨著工藝尺寸的減少，芯片里的集成電路在高層太空或近地球空間越來越容易受到重粒子或質(zhì)子輻射影響而產(chǎn)生錯誤。研究顯示，輻射如果發(fā)生在組合電路節(jié)點，可能引起單粒子瞬態(tài)脈沖，改變電路節(jié)點的邏輯狀態(tài)；該單粒子瞬態(tài)脈沖引起的錯誤值只有在時鐘上升沿(或下降沿)附近傳導到觸發(fā)器才會被捕捉存儲，所以組合電路的瞬態(tài)錯誤脈沖影響觸發(fā)器的可能性不是很高，但輻射如果發(fā)生在觸發(fā)器的存儲節(jié)點，則可能直接導致觸發(fā)器存儲錯誤數(shù)值，產(chǎn)生單粒子翻轉事件。觸發(fā)器存儲的錯誤值還很可能通過組合電路或直接被其它觸發(fā)器捕捉存儲，所以單粒子翻轉事件會改變觸發(fā)器存儲的邏輯狀態(tài)，可能造成整體電路功能錯誤[1]。因此，本領域人員對有關抵抗輻射的集成電路設計方法進行關注。
[0003]現(xiàn)有技術的抗輻射集成電路的設計方法主要包含多模冗余、糾錯碼、抗輻射存儲單元和抗輻射布局布線方法等；其中，多模冗余方法以三模冗余技術[2]為代表，使用冗余電路模塊和多數(shù)表決電路屏蔽錯誤電路模塊的輸出，但這種方法會帶來很大的面積開銷；糾錯碼方法以漢明碼[3]為代表，通過計算編碼的校驗值，定位錯誤比特的位置；抗輻射存儲單元方法以雙重互鎖存儲單元[4]為代表，在基本存儲單元結構的基礎上增加額外晶體管和相互絞合的互連線，增強敏感節(jié)點的抗輻射能力，但糾錯碼和抗輻射存儲單元會帶來較大的面積開銷，并降低電路性能；抗輻射布局布線方法通過調(diào)整各個標準單元電路的位置和互連線路徑，增強整體電路的抗輻射能力，這種方法面積開銷和性能損失都較小，但目前抗輻射布局布線方法主要針對現(xiàn)場可編程門陣列，以文獻[5]為代表，減少可編程互連碼點中連線的短路，開路和橋接錯誤的可能性，這類針對通用集成電路現(xiàn)場可編程門陣列的抗輻射布局布線方法不能用于專用集成電路，因為專用集成電路有特定功能，沒有可編程互連碼點。
[0004]與本發(fā)明相關的參考文獻有:
[1]BaumannR.Soft Errors in Advanced Computer Systems [J], IEEETransact1ns on Device and Materials Reliability, 2005, 22(3)， pp.258-266
[2]01iveira R., Jagirdar A., Chakraborty T.J.:A TMR Scheme for SEUMitigat1n in Scan Flip-Flops [C], in Internat1nal Symposium on QualityElectronic Design, 2007, pp.905 - 910
[3]TauschH.J.Simplified Birthday Statistics and Hamming EDAC [J], IEEETransact1ns on Nuclear Science, 2009, 56(2)， pp.474 - 478
[4]CalinT., Nicolaidis M., Velazco R.Upset hardened memory design forsubmicron CMOS technology [J], IEEE Transact1ns on Nuclear Science, 1996,43(6)，pp.2874 - 2878
[5]ZarandiH.R., Miremadi S.G., Pradhan D.K., Mathew J.:SEU_Mitigat1nPlacement and Routing Algorithms and Their Impact in SRAM-Based FPGAs [C], inInternat1nal Symposium on Quality Electronic Design, 2007, pp.380—385
[6]http://opencircuitdesign.com/magic/archive/timberwolf-6.3.4.tgz
[7]http://opencircuitdesign.com/qrouter
[8]S.Yang.Logic Synthesis and Optimizat1n Benchmarks User Guide,Research Triangle Park, NC: Microelectronics Center of North Carolina (MCNC),1991。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是針對集成電路(包含專用集成電路和通用可編程集成電路)，提出一種抗輻射布局布線方法，具體涉及一種集成電路的抗輻射布局布線方法，其通過減少觸發(fā)器間信號傳輸?shù)膶捲r間來降低受輻射影響的錯誤觸發(fā)器存儲值經(jīng)過組合電路或直接被其它正常觸發(fā)器捕捉存儲的可能性，從而阻止錯誤的擴散，提高整體電路的抗輻射性能。
[0006]具體而言，本發(fā)明的集成電路的抗輻射布局布線方法，其包括:首先采用傳統(tǒng)自動化或人工方法對基本標準單元(邏輯門、觸發(fā)器等)布局布線，滿足目標時鐘周期T (相應目標時鐘頻率為1/T)，然后計算通過組合電路連接或直接連接的每兩個觸發(fā)器間信號傳輸路徑延遲D，則該路徑信號傳輸寬裕時間為T-D ;如果輻射導致一個觸發(fā)器在一個時鐘周期的前T-D時間內(nèi)出現(xiàn)錯誤，則錯誤值會經(jīng)延遲D之后，會在T之內(nèi)到達下一個相連的觸發(fā)器，該觸發(fā)器會在即將到來的時鐘上升沿(或下降沿)捕捉存儲該錯誤數(shù)值；反之，如果輻射導致一個觸發(fā)器在時鐘周期中前T-D時間之后出現(xiàn)錯誤，則錯誤值會經(jīng)延遲D之后，會在T之外到達下一個相連的觸發(fā)器，該觸發(fā)器在即將到來的時鐘上升沿(或下降沿)，不會捕捉存儲該錯誤數(shù)值，而是仍然捕捉存儲時鐘周期中前T-D時間內(nèi)的正確值；因此，本發(fā)明通過插入緩沖器增加延遲以盡可能減少信號傳輸寬裕時間，降低觸發(fā)器錯誤擴散的可能性，從而提高整體電路的抗輻射能力。由于不同工藝角、電壓、溫度組合條件下，信號延遲不同，因此傳輸寬裕時間也不同。為了避免插入過多緩沖器導致傳輸寬裕時間為負值(即不能滿足目標時鐘周期)，本發(fā)明采用不同工藝角、電壓、溫度組合條件下允許插入緩沖器數(shù)量的最少值，作為實際插入緩沖器的數(shù)量。雖然減少傳輸寬裕時間到零可以獲得最大的抗輻射能力，但由于仿真與實際情況的差異可能導致實際傳輸寬裕時間為負值(即不能滿足目標時鐘周期)，本發(fā)明減少傳輸寬裕時間到一個預設的門限值以內(nèi)即可。目標時鐘周期越長，期望抗輻射能力越強，寬裕時間門限值占目標時鐘周期的百分比可設置的越小。
[0007]本發(fā)明通過減少信號傳輸寬裕時間來提高抗輻射能力，不會改變目標時鐘周期，而且面積開銷較小。
[0008]更具體的，
本發(fā)明的集成電路的抗輻射布局布線方法，其包括如下步驟，
步驟1:設定寬裕時間門限值，并確定需仿真的不同工藝角、電壓、溫度組合，
目標時鐘頻率越高，寬裕時間門限值占目標時鐘周期的百分比應設置的越高，但期望的抗輻照能力越強，寬裕時間門限值占目標時鐘周期的百分比應設