一種基于陣列封裝的fpga芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種基于陣列封裝的FPGA芯片。
【背景技術(shù)】
[0002]FPGA(Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門(mén)陣列)作為專(zhuān)用集成電路領(lǐng)域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。隨著FPGA技術(shù)的發(fā)展，I/O數(shù)目不斷增加，目前大部分的FPGA芯片都采用了BGA(Ball Grid Array，焊球陣列封裝)封裝，這種封裝的引腳的數(shù)量少則幾十個(gè)，多則一千多個(gè)，并且絕大部分的I/O都是可以組成差分對(duì)使用。FPGA芯片一般有若干個(gè)組(BANK)，每個(gè)組的I/O電源的電壓值相同，要想在I/O上獲得較好的信號(hào)完整性，必須對(duì)I/O電源進(jìn)行濾波。采用了BGA封裝的FPGA芯片引腳的排布對(duì)PCB板級(jí)設(shè)計(jì)有著重大的影響，如果引腳排布不合理，會(huì)導(dǎo)致PCB走線時(shí)扇出困難而增加PCB板的層數(shù)，同時(shí)還會(huì)導(dǎo)致I/O電源的濾波電容放置的位置不理想而影響了電源濾波效果。因此BGA封裝的FPGA芯片如果不對(duì)引腳合理排布，最終會(huì)導(dǎo)致PCB成本的增加及產(chǎn)品性能的下降。
[0003]在實(shí)現(xiàn)本發(fā)明的過(guò)程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下技術(shù)問(wèn)題:
[0004]傳統(tǒng)的BGA封裝的FPGA芯片的最外圍引腳排布無(wú)規(guī)律，沒(méi)有充分考慮焊盤(pán)的排布對(duì)PCB板級(jí)設(shè)計(jì)時(shí)I/O的扇出及I/O電源的濾波電容布局所產(chǎn)生的影響，往往造成在PCB板級(jí)設(shè)計(jì)時(shí)I/O扇出困難或需要增加PCB層數(shù)才能將所有I/O扇出，并且I/O電源的濾波電容的放置也存在困難。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供的一種基于陣列封裝的FPGA芯片，能夠減少PCB設(shè)計(jì)的層數(shù)，I/O電源的濾波電容放置更容易、更合理，并且濾波的效果更好。
[0006]本發(fā)明提供一種基于陣列封裝的FPGA芯片，所述FPGA芯片的最外兩圈引腳為I/O引腳，最外行I/o引腳及次外行I/O引腳在縱向組成差分對(duì)，最外列I/O引腳及次外列I/O引腳在橫向組成差分對(duì)。
[0007]可選地，同一行的I/O引腳差分極性相同，同一列的I/O引腳差分極性相同。
[0008]可選地，所述FPGA芯片的引腳從外倒數(shù)第三圈為I/O電源引腳及地引腳，I/O電源引腳及地引腳成對(duì)出現(xiàn)。
[0009]可選地，所述FPGA芯片位于PCB板的頂層，在所述PCB板的底層、與每個(gè)I/O電源引腳或地引腳對(duì)應(yīng)設(shè)置有一個(gè)濾波電容。
[0010]可選地，以FPGA芯片的中心為原點(diǎn)，橫向?yàn)闄M軸，縱向?yàn)榭v軸組成的直角坐標(biāo)系中，第I象限的濾波電容位于對(duì)應(yīng)的I/o電壓引腳或地引腳相鄰的I/O引腳的右上方對(duì)應(yīng)位置。
[0011]可選地，第2象限的濾波電容位于對(duì)應(yīng)的I/O電壓引腳或地引腳相鄰的I/O引腳的左上方對(duì)應(yīng)位置。
[0012]可選地，第3象限的濾波電容位于對(duì)應(yīng)的I/O電壓引腳或地引腳相鄰的I/O引腳的左下方對(duì)應(yīng)位置。
[0013]可選地，第4象限的濾波電容位于對(duì)應(yīng)的I/O電壓引腳或地引腳相鄰的I/O引腳的右下方對(duì)應(yīng)位置。
[0014]可選地，所述陣列封裝為BGA封裝、PGA封裝、LGA封裝。
[0015]本發(fā)明實(shí)施例提供的一種基于陣列封裝的FPGA芯片，優(yōu)化陣列封裝的FPGA芯片的外圍引腳排布，使得陣列封裝的FPGA芯片在PCB板級(jí)設(shè)計(jì)時(shí)I /0扇出更容易，最外圍的兩行和兩列I/O可以在PCB的元件面(即FPGA芯片所在面)直接進(jìn)行引出，減少PCB設(shè)計(jì)的層數(shù)。同時(shí)，F(xiàn)PGA芯片外圍兩圈I /0引腳規(guī)律排布使得I /0電源的濾波電容放置更容易、更合理，從而濾波的效果更好。
【附圖說(shuō)明】
[0016]圖1為本發(fā)明一實(shí)施例陣列封裝的FPGA芯片外圍三行三列引腳排布結(jié)構(gòu)示意圖；
[0017]圖2為本發(fā)明另一實(shí)施例陣列封裝的FPGA芯片外圍三行三列引腳排布結(jié)構(gòu)示意圖；
[0018]圖3為本發(fā)明一實(shí)施例陣列封裝的FPGA芯片外圍三行三列引腳的濾波電容排布結(jié)構(gòu)示意圖；
【具體實(shí)施方式】
[0019]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0020]本發(fā)明提供一種基于陣列封裝的FPGA芯片，如附圖1所示，所述FPGA芯片的最外兩圈引腳為I/o引腳，最外行I/O引腳及次外行I/O引腳在縱向組成差分對(duì)，最外列I/O引腳及次外列I/o引腳在橫向組成差分對(duì)。
[0021]本發(fā)明實(shí)施例提供的一種基于陣列封裝的FPGA芯片，優(yōu)化陣列封裝的FPGA芯片的外圍引腳排布，使得陣列封裝的FPGA芯片在PCB板級(jí)設(shè)計(jì)時(shí)I /0扇出更容易，最外圍的兩行和兩列I/O可以在PCB的元件面(即FPGA芯片所在面)直接進(jìn)行引出，減少PCB設(shè)計(jì)的層數(shù)。
[0022]可選地，同一行的I/O引腳差分極性相同，同一列的I/O引腳差分極性相同。
[0023]具體地，如附圖1所示，假設(shè)FPGA芯片引腳為m行，S卩A、B、C、D、E、F……m行，F(xiàn)PGA芯片引腳為11列，及1、2、3、4、5……η列。FPGA芯片的最外兩圈引腳為I/O引腳，即第A行、B行、m行、m-Ι行、I列、2列、η列、η-1列引腳為I/O引腳。最外行I/O引腳及次外行I/O引腳在縱向組成差分對(duì)，如附圖1中所示，第A行及第B行組成差分對(duì)，例如Al和BI是一對(duì)差分對(duì)，A2和B2是一對(duì)差分對(duì)，A3和B3是一對(duì)差分對(duì)，以此類(lèi)推，An和Bn是一對(duì)差分對(duì)。八1、A2、A3......An在差分對(duì)中極性相同，B1、B2、B3……Bn在差分對(duì)中極性相同，在附圖1中Al、A2、A3……An在差分對(duì)中極性為正極，B1、B2、B3……Bn在差分對(duì)中極性為負(fù)極，A行及B行的差分極性可以互換，如A1、A2、A3……An在差分對(duì)中極性為負(fù)極，B1、B2、B3……Bn在差分對(duì)中極性為正極。以此類(lèi)推，第m行(假設(shè)芯片有m行)和第m-Ι行與第I行和第2行排布類(lèi)似。
[0024]FPGA芯片的最外列I/O引腳及次外列I/O引腳在橫向組成差分對(duì)。如附圖1中所示，Cl和C2是一對(duì)差分對(duì)，Dl和D2是一對(duì)差分對(duì)，El和E2是一對(duì)差分對(duì)，以此類(lèi)推，(m-2)l和(m-2)2是一對(duì)差分對(duì)。C1、D1、E1……(m-2)l在差分對(duì)中極性相同，C2、D2、E2……(m_2)2在差