，則需要將各個(gè)GOP gopA映射到Gate Device,假設(shè)每個(gè)化M中可W放置4個(gè)GOP gopA。第n個(gè)GOP gopA 的 61'〇叫設(shè)置為（0，（11-1)/4，;[111口1[(]1-1)%4])，;[111口1[4]= { "devALC" /'devBLC"，"dev化C" /'devDLC" }。0,（n-l)/4分別為Group的X軸坐標(biāo)，y軸坐標(biāo)； impl為GOP到Gate Device的映射方式。從編號(hào)0開始，每4個(gè)相鄰的gopA-起放置在同一個(gè) CLM中，依次對(duì)應(yīng)Gate Device devALC、Gate Device devBLC、Gate Device devCLC、Gate Device devDLC四種映射關(guān)系。
[0化引假如S102中是將圖3中的3個(gè)GOP gopQ和1個(gè)GOP gopIOBUFIOL打包在一起構(gòu)成新 的GOP gopIOBUFIOLQ，則映射到Gate Device的過程如下：
[0化9] A)G0P gopQ的參數(shù)和端口如下：
[0060]
[0061]
[0062]
[0063]
[0064]
[00化]C)G0P gopIOBUFIOLQ的參數(shù)和端口如下：
[0066]
[0067]
[006引
[0069] 為了區(qū)分3個(gè)gopQ，分別用IFF，TSFF和OFF表示：和gopIOBUFIOLQ IN相連的gopQ用 IFF表示，和gopIOBUFIOLQ TS相連的gopQ用TSFF表示，將gopIOBUFIOLQ OUT相連的gopQ用 OFF表不。
[0070] 打包后的參數(shù)映射為：
[0071] IFF gopIOBUFIOLQ
[0072] GRS_EN =〉GRS_EN
[0073] &K_P0S =^LK-I-INV
[0074] CE-POS =〉CE_INV
[00 巧]RS-POS =〉LRS_INV
[0076] CE-UWD =〉IFF-CE-EN
[0077] RS-U 沈D =〉IFF-LRS-EN
[007引"U 沈護(hù)=〉IFF JJ 沈 D
[0079] SYNC-MODE =〉IFF-SYNC
[0080] FF_WT =〉IFF_WT
[0081 ] OFF gopIOBUFIOLQ
[0082] GRS_EN =〉GRS_EN
[0083] CLK_P0S =>CLK_0_INV
[0084] CE-POS =〉CE_INV
[0085] RS-POS =〉LRS_INV
[0086] CE-UWD =〉0FF_CE_EN
[0087] RS-U 沈D =〉0FF_LRS_EN
[0088] "U 沈護(hù)=〉0FF_U 沈 D
[0089] SYNC-MODE =〉0FF_SYNC
[0090] FF_WT =〉0FF_WT
[0091] TSFF gopIOBUFIOLQ
[0092] GRS_EN =〉GRS_EN
[0093] &K_P0S =^LK-I-INV
[0094] CE-POS =〉CE_INV
[00 巧]RS-POS =〉LRS_INV
[0096] CE-UWD =〉TSFF_CE_EN
[0097] RS_UWD =〉TSFF_LRS_EN
[009引"U 沈護(hù)=〉TSFF_U 沈 D
[0099] SYNC_M0DE =>TSFF_SYNC
[0100] FF_WT =〉TSFF_WT
[0101] 打包后的端口映射為：
[0102] IFF gopIOBUFIOLQ
[0103] D => IN
[0104] CLK => SYSCLK
[010 引 CE =>CE
[0106] RS =>LRS
[0107] Q =〉NIL(表示懸空）
[010 引 TSFF gopIOBUFIOLQ
[0109] D => TS
[0110] CLK => SYSCLK
[0111] CE =>CE
[0112] RS =>LRS
[0113] Q =〉NIL(表示懸空）
[0114] OFF gopIOBUFIOLQ
[0115] D =〉NIL(表示懸空）
[0116] CLK => SYSCLK
[0117] CE =>CE
[011 引 RS =>LRS
[0119] Q => OUT
[0120] gopIOBUFIOL gopIOBUFIOLQ
[0121] IN => NIL
[0122] TS => NIL
[012；3] OUT => NIL
[0124] I => I
[0125] 0 => 0
[0126] T => T
[0127] 從Grid Device中提取Gate Device的過程，可W根據(jù)實(shí)際電路的功能進(jìn)行提取。 如圖4所示，為本發(fā)明一實(shí)施例提供的Grid Device CLM的內(nèi)部電路結(jié)構(gòu)示意圖，其中DD， D3，D2，D1，D0，L3，L2，L1，L0 等為輸入端口，Z，Q，Y3，Q3 等為輸出端口，LUTD，F(xiàn)FD 等為 Prim Device。作為一種實(shí)施例，可 W從Grid Device中提取DO，D1，D2，D3, Y3, LUTD組成Gate 〇6￥1。6(16￥〇1^;提取0)，(：1，〔2，〔3，￥2,〇]1'(：組成6曰16〇6￥1。6(16￥化；提取80,81，82,83， Yl，LUTB組成Gate Device devBl^;提取AO ,Al，A2，A3，Y0，LUTA組成GateDevice devAl^;提取 抓，CE，RS，化K，Q3，F(xiàn)FD組成Gate Device devDQ;提取〔0，〔6,35，化1(，92少。(：組成6曰16 Device devCQ;提取抓，CE，RS，化K，Q1，F(xiàn)FB組成Gate Device devBQ;提取AD，CE，RS，^K， 〇0，尸。4組成6曰16〇6￥；[。6(16￥八0;
[0128] 如圖5所示，CLM(Grid Device)中包含4個(gè)查找表和4個(gè)觸發(fā)器，4個(gè)查找表分別對(duì) 應(yīng)4個(gè)Gate Device(devAL，devBL，dev化，devDL)，4個(gè)觸發(fā)器分別對(duì)應(yīng)4個(gè)Gate Device (devAQ，devBQ，devCQ，devDQ)，GOP gopLUT4映射到Gate Devi Ce有4種，分別可 W 映射到 devAL，devBL，devCL，devDL。如果布局時(shí)，有3個(gè)GOP gopLUT4需要進(jìn)行布局，可W將3個(gè)GOP gopLUT4放置在1個(gè)，2個(gè)或者3個(gè)CLM中，放置同一個(gè)CLM中可W有多種組合方式，運(yùn)樣可W增 加布局的靈活性。此外布局時(shí)，布局算法會(huì)優(yōu)先將3個(gè)GOP gopLUT4放置在同一個(gè)CLM中，運(yùn) 樣可W充分利用可布局的資源。
[0129] 圖6為本發(fā)明一實(shí)施例提供的FPGA的資源布局裝置的示意圖，F(xiàn)PGA的資源布局裝 置包括：
[0130] 第一映射模塊61，用于將FPGA中的一個(gè)或多個(gè)TOP映射到GOP,TOP包括一個(gè)或多個(gè) 基本口電路；
[0131 ]定義模塊62，用于將一個(gè)或多個(gè)GOP定義為GOP組；
[0132] 第二映射模塊63,用于將各個(gè)GOP組映射到Grid Device。
[0133] 在一些實(shí)施例中，第一映射模塊61具體用于將FPGA中的一個(gè)或多個(gè)TOP的參數(shù)和 端口映射到GOP。
[0134] 在一些實(shí)施例中，定義模塊62具體用于將滿足預(yù)設(shè)條件的多個(gè)相同的GOP定義為 GOP組;或者將滿足預(yù)設(shè)條件的多個(gè)不同的GOP定義為GOP組且所述GOP組為一個(gè)新的G0P。
[0135] 在一些實(shí)施例中，第二映射模塊63包括：
[0136] 提取子模塊631，用于從Grid Device中提取至少一個(gè)Gate Device ,Gate Device 包括一個(gè)或多個(gè)電路模塊；
[0137] 映射子模塊632,用于將各個(gè)GOP組映射到一個(gè)或多個(gè)Gate Device。
[0138] 在一些實(shí)施例中，Grid Device包括:可配置邏輯模塊CLM。
[0139] 本發(fā)明在工藝映射與裝箱過程中增加一個(gè)映射建模的過程，相比現(xiàn)有技術(shù)方案中 直接將TOP合理地放置在格點(diǎn)電路單元上而言，本發(fā)明實(shí)現(xiàn)了布局的靈活性，實(shí)現(xiàn)了盡可能 有效地利用可布局的資源。
[0140] W上內(nèi)容是結(jié)合具體的實(shí)施方式對(duì)本發(fā)明所作的進(jìn)一步詳細(xì)說明，不能認(rèn)定本發(fā) 明的具體實(shí)施只局限于運(yùn)些說明。對(duì)于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫 離本發(fā)明構(gòu)思的前提下，還可W做出若干簡(jiǎn)單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù) 范圍。
【主權(quán)項(xiàng)】
1. 一種FPGA的資源布局方法，其特征在于，包括： 將FPGA中的一個(gè)或多個(gè)工藝算子映射到門級(jí)算子，所述工藝算子包括一個(gè)或多個(gè)基本 門電路； 將一個(gè)或多個(gè)門級(jí)算子定義為門級(jí)算子組； 將各個(gè)門級(jí)算子組映射到格點(diǎn)電路單元。2. 如權(quán)利要求1所述的FPGA的資源布局方法，其特征在于，將FPGA中的一個(gè)或多個(gè)工藝 算子映射到門級(jí)算子包括:將FPGA中的一個(gè)或多個(gè)工藝算子的參數(shù)和端口映射到門級(jí)算 子。3. 如權(quán)利要求1所述的FPGA的資源布局方法，其特征在于，將一個(gè)或多個(gè)門級(jí)算子定義 為門級(jí)算子組包括:將滿足預(yù)設(shè)條件的多個(gè)相同的門級(jí)算子定義為門級(jí)算子組;或者將滿 足預(yù)設(shè)條件的多個(gè)不同的門級(jí)算子定義為門級(jí)算子組且所述門級(jí)算子組為一個(gè)新的門級(jí) 算子。4. 如權(quán)利要求1至3任一項(xiàng)所述的FPGA的資源布局方法，其特征在于，將各個(gè)門級(jí)算子 組映射到格點(diǎn)電路單元包括： 從格點(diǎn)電路單元中提取至少一個(gè)門級(jí)電路單元，所述門級(jí)電路單元包括一個(gè)或多個(gè)電 路豐吳塊； 將各個(gè)門級(jí)算子組映射到一個(gè)或多個(gè)門級(jí)電路單元。5. 如權(quán)利要求4所述的FPGA的資源布局方法，其特征在于，所述格點(diǎn)電路單元包括:可 配置邏輯模塊CLM。6. -種FPGA的資源布局裝置，其特征在于，包括： 第一映射模塊，用于將FPGA中的一個(gè)或多個(gè)工藝算子映射到門級(jí)算子，所述工藝算子 包括一個(gè)或多個(gè)基本門電路； 定義模塊，用于將一個(gè)或多個(gè)門級(jí)算子定義為門級(jí)算子組； 第二映射模塊，用于將各個(gè)門級(jí)算子組映射到格點(diǎn)電路單元。7. 如權(quán)利要求6所述的FPGA的資源布局裝置，其特征在于，第一映射模塊具體用于將 FPGA中的一個(gè)或多個(gè)工藝算子的參數(shù)和端口映射到門級(jí)算子。8. 如權(quán)利要求6所述的FPGA的資源布局裝置，其特征在于，定義模塊具體用于將滿足預(yù) 設(shè)條件的多個(gè)相同的門級(jí)算子定義為門級(jí)算子組;或者將滿足預(yù)設(shè)條件的多個(gè)不同的門級(jí) 算子定義為門級(jí)算子組且所述門級(jí)算子組為一個(gè)新的門級(jí)算子。9. 如權(quán)利要求6至8任一項(xiàng)所述的FPGA的資源布局裝置，其特征在于，第二映射模塊包 括： 提取子模塊，用于從格點(diǎn)電路單元中提取至少一個(gè)門級(jí)電路單元，所述門級(jí)電路單元 包括一個(gè)或多個(gè)電路模塊； 映射子模塊，用于將各個(gè)門級(jí)算子組映射到一個(gè)或多個(gè)門級(jí)電路單元。10. 如權(quán)利要求9所述的FPGA的資源布局裝置，其特征在于，所述格點(diǎn)電路單元包括:可 配置邏輯模塊CLM。
【專利摘要】本發(fā)明公開一種FPGA的資源布局方法及裝置，該方法包括將FPGA中的一個(gè)或多個(gè)工藝算子映射到門級(jí)算子，所述工藝算子包括一個(gè)或多個(gè)基本門電路；將一個(gè)或多個(gè)門級(jí)算子定義為門級(jí)算子組；將各個(gè)門級(jí)算子組映射到格點(diǎn)電路單元。本發(fā)明通過以上技術(shù)方案，解決現(xiàn)有FPGA的資源布局方案不夠完善的問題。
【IPC分類】G06F17/50
【公開號(hào)】CN105718679
【申請(qǐng)?zhí)枴緾N201610046266
【發(fā)明人】劉焦, 張敏
【申請(qǐng)人】深圳市同創(chuàng)國(guó)芯電子有限公司
【公開日】2016年6月29日
【申請(qǐng)日】2016年1月22日