閃存組件及非易失性半導體存儲器組件的制作方法
【專利摘要】非易失性半導體存儲系統具有：多個非易失性半導體存儲介質；具有與多個非易失性半導體存儲介質連接的介質接口組(1個以上的接口設備)的控制電路；多個開關。介質接口組和多個開關通過數據總線而連接，各開關和各2個以上的非易失性芯片通過數據總線而連接。開關構成為，切換與介質接口組連接的數據總線和與連接在該開關上的多個非易失性芯片中的任意一個連接的數據總線之間的連接?？刂齐娐穼懭雽ο蟮臄祿指畛啥鄠€數據要素，通過控制多個開關來切換連接，將多個數據要素分散地發(fā)送到多個非易失性芯片。
【專利說明】閃存組件及非易失性半導體存儲器組件
[0001 ] 本發(fā)明申請是國際申請日為2011年9月30日、國際申請?zhí)枮镻CT/JP2011/072653、進入中國國家階段的國家申請?zhí)枮?01180071483.9、發(fā)明名稱為“非易失性半導體存儲系統”的發(fā)明申請的分案申請。
技術領域
[0002]本發(fā)明涉及具有多個非易失性半導體存儲介質的存儲系統。
【背景技術】
[0003]存儲系統一般來說將基于由多個存儲設備構成的RAID(RedundantArray ofIndependent Disks:獨立冗余磁盤陣列)組生成的邏輯卷提供給上位裝置(例如主機計算機)。近年來，作為存儲設備，在HDD(Hard Disk Drive)的基礎上或者取代HDD，采用具有多個非易失性芯片的非易失性半導體存儲裝置。作為非易失性半導體存儲設備例如采用具有多個閃存芯片(以下稱為FM芯片)的閃存(例如專利文獻I)。
[0004]現有技術文獻
[0005]專利文獻
[0006]專利文獻1:日本特開2010-3161號公報
[0007]在非易失性半導體存儲設備中，也有增加存儲容量的要求。為了使存儲容量增加，需要使搭載的非易失性芯片增加，但若要搭載更多的非易失性芯片，則需要在包含與非易失性芯片連接的接口設備在內的電路(以下稱為控制電路，例如六31(:(4??1化&^011Specific Integrated Circuit))中準備用于與向多個非易失性芯片發(fā)送各種信號的總線連接的管腳。
[0008]由此，若要使非易失性半導體存儲設備的存儲容量增加，則控制電路的大小變大。另一方面，若減小控制電路的大小，則能夠連接的非易失性芯片的數量變少，難以增加存儲容量。另外，在連接大量的非易失性芯片時，難以高效地進行數據傳送。
【發(fā)明內容】
[0009]本發(fā)明的目的在于提供一種技術，能夠抑制控制電路的大小的同時，使能搭載的非易失性芯片的數量增加，并能夠高效地進行數據傳送。
[0010]非易失性半導體存儲系統具有:(a)多個非易失性半導體存儲介質；(b)具有與多個非易失性半導體存儲介質連接的介質接口組(I個以上的接口設備)的控制電路；(C)多個開關。介質接口組和多個開關通過數據總線而連接，各開關和各2個以上的非易失性芯片通過數據總線而連接。開關構成為，切換與介質接口組連接的數據總線和與連接在該開關上的多個非易失性芯片中的任意一個連接的數據總線之間的連接?？刂齐娐穼懭雽ο蟮臄祿指畛啥鄠€數據要素，通過控制多個開關來切換連接，將多個數據要素分散地發(fā)送到多個非易失性芯片。
[0011]非易失性半導體存儲系統也可以是具有上述(a)、(b)及(C)要素的存儲介質組(例如，后述的閃存PKG10)，也可以是具有多個這樣的存儲介質組的存儲裝置(例如后述的閃存設備400)，還可以是具有多個這樣的存儲裝置和與這些存儲裝置連接的控制器的系統(例如，后述的存儲系統I)。
[0012]也可以是，介質接口組具有多個介質接口，介質接口按N個非易失性半導體存儲介質(N是I以上的整數)的每一個而存在。構成I個非易失性半導體存儲介質的多個非易失性芯片可以存在于例如I個DIMM中。DIMM可以具有與這些多個非易失性芯片連接的I個以上的開關。
【附圖說明】
[0013]圖1表示實施方式的計算機系統的結構例。
[0014]圖2表不實施方式的閃存設備的結構例。
[0015]圖3表示實施方式的閃存組件的結構例。
[0016]圖4表不實施方式的閃存組件的一部分的詳細結構例。
[0017]圖5是用于說明實施方式的寫入處理的第一例的圖。
[0018]圖6是用于說明實施方式的寫入處理的第二例的圖。
[0019]圖7是從實施方式的閃存設備的正面上方觀察的立體圖的一例。
[0020]圖8是從實施方式的閃存PKG的上表面?zhèn)扔^察的立體圖的一例。
[0021 ]圖9是從實施方式的閃存PKG的下表面?zhèn)扔^察的立體圖的一例。
[0022 ]圖1O表示實施方式的DIMM的概要結構的一例。
[0023]圖11表示實施方式的芯片讀取處理的流程圖的一例。
[0024]圖12表示實施方式的芯片寫入處理的流程圖的一例。
[0025]圖13表示實施方式的芯片多重寫入處理的流程圖的一例。
[0026]圖14表示實施方式的一變形例的閃存組件的一部分的詳細結構例。
[0027]圖15表示實施方式的邏輯地址層和物理層的關系的一例。
[0028]圖16表示實施方式的用戶地址空間和閃存存儲邏輯空間的關系的一例。
[0029]圖17表示實施方式的邏輯物理轉換信息的結構例。
[0030]圖18表示實施方式的再生處理的流程圖的一例。
[0031]圖19表示實施方式的擦除管理信息的結構例。
【具體實施方式】
[0032]以下，參照【附圖說明】一實施方式。
[0033]此外，在以下的說明中，為了對要素(例如，頁、閃存芯片(FM芯片)、開關(SW))進行特定，使用了包含序號的識別信息，但作為識別信息也可以使用不包含序號的信息。
[0034]另外，在以下的說明中，在要區(qū)別地說明同種要素的情況下，代替要素名和附圖標記的組合，使用要素名和識別信息的組合。例如，有時將識別信息(識別序號)“O”的開關表現為“開關#0”。
[0035]另外，在以下的說明中，有時將接口設備簡記為“I/F”。
[0036]另外，在以下的說明中，非易失性半導體存儲介質采用閃存(FM)。該閃存是以區(qū)塊單位進行擦除并以頁單位進行訪問的種類的閃存，典型的是NAND型的閃存。但是，閃存也可以代替NAND型而為其他種類的閃存(例如NOR型)。另外，也可以代替閃存而采用其他種類的非易失性半導體存儲介質，例如相變存儲器。
[0037]另外，在以下的說明中，非易失性半導體存儲介質是如上所述的NAND型閃存。由此，使用頁和區(qū)塊這樣的術語。另外，在某邏輯區(qū)域(在該段中稱為“對象邏輯區(qū)域”)是寫入目標、且已將頁(在該段中稱為“第一頁”)分配到對象邏輯區(qū)域并在第一頁中存儲有數據的情況下，向對象邏輯區(qū)域分配空置的頁(在該段中稱為“第二頁”)來取代第一頁，將數據寫入到第二頁。寫入到第二頁的數據對于對象邏輯區(qū)域來說是最新的數據，存儲在第一頁中的數據對于對象邏輯區(qū)域來說是舊數據。以下，關于各邏輯區(qū)域，有時將最新的數據稱為“有效數據”，將舊數據稱為“無效數據”。另外，有時將存儲有有效數據的頁稱為“有效頁”，將存儲有無效數據的頁稱為“無效頁”。
[0038]首先，說明本實施方式的概況。
[0039 ] 如圖2所示，閃存設備400例如具有I個以上的閃存組件(閃存PKG) 1。如圖3所示，閃存PKGlO具有多個閃存芯片(FM芯片)32。
[0040]作為閃存PKGlO的介質接口的一例的FMI/F控制部24對FM芯片32輸出芯片使能信號(CE信號)、寫入該FM芯片32的數據、和成為該數據的寫入目標的地址。在本實施方式中，如圖4所示，從FM I /F控制部24輸出的CE信號用的信號線27被配置成與多個FM芯片32連接。在FM I/F控制部24中，對I條CE信號線27設置I個輸出端子(管腳)即可，從而具有比FM芯片32的個數少的數量的管腳即可。由此，能夠減少包含FM I/F控制部24在內的ASIC等的電路中的管腳配置所需的區(qū)域。
[0041]另外，在本實施方式中，如圖4所示，供從FMI/F控制部24輸出的數據、地址等的信號(CE信號以外的信號)傳輸的總線(總線:不包含控制線，但稱為總線)25分別與開關31連接。另外，在開關31上通過總線28連接有M個(M為2以上的整數，例如，M = 4)FM芯片32。開關31能夠切換總線25和任意一條總線28的連接。在對多個FM芯片32的讀取和寫入中，通過總線25交換數據、地址等，從而在FM I/F控制部24中，只要確保與總線25連接的管腳即可。因此，能夠減少包含FM I/F控制部24在內的ASIC等的電路中的管腳配置所需的區(qū)域。另外，由于通過開關31連接總線25和多條總線28的任意一條，所以不會成為多條總線28電連接的狀態(tài)。由此，能夠抑制通過總線25與FM芯片32連接的整體布線中的負荷容量，能夠使與FM芯片32之間的數據交換的品質較高。
[0042]以下，詳細說明本實施方式。
[0043]圖1表示本實施方式的計算機系統的結構例。
[0044]計算機系統具有存儲系統I和主機計算機(也稱為主機)200。存儲系統1、主機200的數量分別能夠為I個以上。存儲系統I和主機200通過通信網絡(例如，SAN(Storage AreaNetwork))而相互連接。存儲系統I存儲主機200所利用的數據。主機200執(zhí)行各種處理，從存儲系統I讀取數據，或向存儲系統I寫入數據。
[0045]存儲系統I具有多個存儲設備和與這些多個存儲設備連接的RAID(RedundantArray of Independent(or Inexpensive)Disks的簡寫))控制器設備300。
[0046]多個存儲設備包括多種存儲設備。至少I種的存儲設備可以存在I個以上。作為存儲設備例如存在閃存設備400、SSD(Solid State Drive)設備500、HDD(Hard Disk Drive)設備(SAS:Serial Attached SCSI)600及HDD設備(SATA:Serial ATA)700。
[0047]RAID控制器設備300具有多個RAID控制器301。各RAID控制器301通過內部總線與閃存設備400、SSD設備500、HDD設備(SAS) 600及HDD設備(SATA) 700連接。
[0048]此外，RAID控制器301是對于閃存設備400、SSD設備500、HDD設備(SAS)600及HDD設備(SATA)700來說的上位裝置的一例。RAID控制器301從對于RAID控制器301來說的上位裝置(例如，主機200)接受I/O指令，根據該I/O指令，進行向閃存設備400、SSD設備500、HDD設備(SAS)600或HDD設備(SATA)700的訪問控制。RAID控制器301也可以將閃存設備400、SSD設備500、HDD設備(SAS)600、HDD設備(SATA)700的各自的存儲區(qū)域分別作為不同的存儲層次來管理，對數據的寫入目標的邏輯區(qū)域，進行分配任意的存儲層次的存儲區(qū)域的處理。
[0049]這里，具有以下特征，SSD設備500的閃存的能寫入次數比閃存設備400多，而在讀取速度及成本方面，閃存設備400更好。由此，RAID控制器301可以將讀取較頻繁地進行的數據存儲在閃存設備400中，將寫入較頻繁地進行的數據存儲在SSD設備500中。
[0050]圖2表示本實施方式的閃存設備的結構例。
[0051 ] 閃存設備400具有I個以上的上位I/F開關(上位I/F Switch)401和I個以上的閃存組件(PKG) 1。上位I /F開關401進行RAID控制器301和多個閃存PKG1之間的數據的中繼。
[0052]圖3表示本實施方式的閃存組件的結構例。
[0053]閃存PKGlO作為主存儲器的一例而具有DRAM(DynamicRandom Access Memory)11，還具有FM控制器20和多個(或I個)DHM(Dual Inline Memory ModuleUiLDRAMll存儲FM控制器20所使用的數據等。DRAMll可以搭載在FM控制器20上，也可以搭載在與FM控制器20不同的部件上。
[0054]FM控制器20例如由I個ASIC(Applicat1n Specific Integrated Circuit)構成，具有CPU21、內部總線22、上位I/F(接口)23和多個(或I個)FM I/F控制部24。內部總線22能夠通信地連接0卩1]21、上位1/^23、01^111、卩]\1 I/F控制部24。
[0055]上位I/F23連接在上位I/F開關401上，對與上位裝置之間的通信進行中繼。上位I/F23是例如SAS的I/FJM I/F控制部24對與多個FM芯片32的數據交換進行中繼。在本實施方式中，FM I/F控制部24具有多組執(zhí)行與FM芯片32的交換的總線(數據總線等)，并使用多條總線來對與多個FM芯片32的數據交換進行中繼。在本實施方式中，按每個DIMM30設置FM I/F控制部24，FM I/F控制部24對和與該控制部24連接的DIMM30所具有的多個FM芯片32之間的通信進行中繼。此外，FM I/F控制部24管理的DIMM30的片數也可以是2個以上。CPU21通過執(zhí)行存儲在DRAMl I (或未圖示的其他存儲區(qū)域)中的程序，能夠執(zhí)行各種處理。CPU21也可以設置多個，多個CPU21可以分擔各種處理。關于CPU21進行的具體處理，將在后說明。
[0056]DMM30具有I個以上的SW31和多個FM芯片32JM芯片32是例如MLC(Multi LevelCel I)型的NAND閃存芯片JLC型的FM芯片具有如下特征，雖然能改寫的次數比SLC型的FM芯片少，但每個單元的存儲容量多。
[0057]SW31通過包含數據總線在內的總線25與FM I/F控制部24連接。在本實施方式中，SW31相對于包含與FM I/F控制部24連接的數據總線在內的一組總線25，——對應地設置。另外，SW31通過包含數據總線在內的總線28與多個FM芯片32連接。SW31能夠有選擇地切換并連接來自FM I/F控制部24的總線25和任意一個FM芯片32的總線28。這里，由于在DHM30中設有SW31和多個FM芯片32，并被布線，所以不需要另行準備用于連接它們的連接器，能夠期待減少必要的連接器數量。
[0058]此外，根據圖3，FM芯片32不通過其他的FM芯片32地連接在SW31上，但FM芯片32也可以通過其他的FM芯片32地連接在SW31上。即，也可以在SW31上連接串聯的2個以上的FM芯片32。
[0059]圖4表不本實施方式的閃存組件的一部分的詳細結構例。
[0060]FM I/F控制部24具有ECC(Error Correcting Code)電路241、控制寄存器242、FM/SW控制部243、緩存器244、FM總線協議控制部(在圖中記作“協議1、協議2”)246、DMA(DirectMemory Access)部247。在本實施方式中，緩存器244、FM總線協議控制部246及DMA部247的組具有FM I/F控制部24管理的數據總線的數量(例如，2組)。
[0061]在DRAMll中，如下所述，寫入對象的數據被分割成多個數據要素。ECC電路241從DRAMll讀取寫入對象的數據要素，執(zhí)行生成寫入對象的數據要素所對應(例如所附加)的糾錯碼的糾錯處理，并將寫入對象的數據要素和與該數據要素對應的糾錯碼寫入到緩存器244 中。
[0062]另外，ECC電路241從緩存器244讀取包含讀取對象的數據要素和與該數據要素對應的糾錯碼在內的數據，使用與該數據要素對應的糾錯碼來判斷讀取對象數據要素是否發(fā)生了錯誤。在該判斷結果是肯定的情況下，ECC電路241執(zhí)行對讀取對象數據要素的錯誤進行校正的糾錯處理。ECC電路241將讀取對象的數據存儲在DRAMll中。
[0063]在本實施方式中，ECC電路241負責對與多條數據總線連接的多個FM芯片32的糾錯碼生成處理、糾錯處理。此外，執(zhí)行糾錯碼生成處理的代碼生成電路部和執(zhí)行糾錯處理的糾錯電路部可以是I個，也可以是多個。若抑制代碼生成電路部和/或糾錯電路部的數量，則能夠抑制FM I/F控制部24的大小。此外，關于代碼生成電路部，由于電路規(guī)模較小，所以代碼生成電路部可以存在多個。在任意的情形下，至少糾錯電路部關于多條數據總線是共用的，從而能夠期待電路規(guī)模的減小。
[0064]控制寄存器242存儲用于控制對FM芯片32的訪問所需的信息?？刂圃L問所需的信息例如通過CPU21的控制、FM總線協議控制部246而設定。
[0065]FM/SW控制部243與控制寄存器242的設定相應地輸出用于切換DIMM30的多個SW26的信號(切換信號)和用于選擇訪問對象的FM芯片32的芯片使能信號(CE信號)。在本實施方式中，在FM/SW控制部243上連接有多條CE信號線27(27-1、27-2、27-3)、和對這些多條CE信號線27共同的切換信號用的信號線26(切換信號線)。各CE信號線27連接在位于不同的SW31的下位的不同的FM芯片32上。
[0066]與FM/SW控制部243連接的切換信號線26連接在DMM30的多個SW31(SW1、SW2)上。由此，向多個SW31供給相同的切換信號。例如，關于同一DMM30中的多個SW31的全部，在同一序號的管腳上連接有與同一 CE信號線27連接的FM芯片32。在該情形下，只要使這些多個SW31接收相同的切換信號，就能夠使各SW31的連接目標為與同一CE信號線27連接的FM芯片32。由此，能夠使多個數據要素的寫入目標為與同一CE信號線27連接的多個FM芯片32，因此，能夠期待并行地寫入這些多個數據要素。
[0067]與FM/SW控制部243連接的CE信號線27與多個SW31管理的多個FM芯片32連接。在本實施方式中，CE信號線27-1連接在FM#1-1和FM#2-1上，CE信號線27-2連接在FM#l-2和FM#2-2上，同樣地，CE信號線27-N連接在FM#1-N和FM#2-N上。通過這樣的結構，CE信號大致同時地供給到與同一CE信號線27連接的多個FM芯片32。由此，這些FM芯片32能夠大致同時且并行地工作。在本實施方式中，當被供給切換信號時，在SW#1及#2中，以包含分別與同一CE信號線27連接的FM芯片32的數據總線在內的總線連接到FM I/F控制部24上的方式進行切換。
[0068]緩存器244臨時存儲向FM芯片32的寫入對象數據要素及其糾錯碼。另外，緩存器244臨時存儲從FM芯片32讀取的讀取對象數據要素及其糾錯碼。
[0069]DMA247讀取存儲在緩存器244中的寫入對象數據要素及其糾錯碼，并將它們寫入到FM芯片32中。另外，DMA247從FM芯片32讀取讀取對象數據要素及其糾錯碼，并將它們寫入到緩存器244中。
[0070]FM總線協議控制部246根據控制寄存器242的設定向FM芯片32發(fā)出(輸出)指令(讀取指令、程序指令)。另外，FM總線協議控制部246確認FM芯片32針對指令的工作結果(狀態(tài))，并將工作結果設定于控制寄存器242。
[0071 ]在DMA247上連接有數據總線，在FM總線協議控制部246上連接有指令用的信號線，包含數據總線、指令用的信號線等在內的總線25連接在SW31上。
[0072]在SW31上連接有切換信號線26，并且連接有包含數據總線在內的總線25。在本實施方式中，在SW#1及#2上連接有同一切換信號線26。另外，在SW31上連接有包含與多個FM芯片32相連的數據總線在內的總線28 AW31基于通過切換信號線26而供給的切換信號，有選擇地將多條總線28中的任意I條連接到總線25上。根據該SW31，能夠通過I條總線25執(zhí)行對多個FM芯片32的訪問。另外，由于SW31有選擇地將多條總線28的任意I條連接到總線25上，所以能夠抑制發(fā)送信號時的總線的負荷容量，能夠高品質地維持信號的品質。在本實施方式中，當被供給切換信號時，在SW#1及#2中，以包含分別與同一CE信號線27連接的FM芯片32的數據總線在內的總線28連接到與FM I/F控制部24相連的總線25上的方式進行切換。
[0073]圖5是用于說明本實施方式的寫入處理的第一例的圖。
[0074]FM控制器20將寫入對象的數據(寫入數據)存儲到DRAMll，并將寫入數據分割成多個數據要素(#0?#6等)，將這些多個數據要素傳送到多個FM芯片32。這里所說的“寫入數據”典型的是RAID控制器301從主機200接收到的數據的一部分或全部。另外，數據要素的大小是基于FM芯片32的頁大小和ECC的大小而得到的大小。數據要素被壓縮并存儲在頁中的情況下，數據要素的大小也可以是頁大小以上。在頁中存儲數據要素和ECC。
[0075]以下，詳細說明寫入處理的具體例。
[0076]首先，FM控制器20(例如CPU21)切換SW#1，將FM芯片#1-1和總線25-1連接起來，通過總線25-1向FM芯片#1-1傳送數據要素#0。數據要素#0被寫入到FM芯片#1-1的頁#000。另夕卜，FM控制器20(例如CPU21)切換SW#2，將FM芯片#2-1和總線25-2連接起來，通過總線25-2向FM芯片#2-1傳送數據要素#1。數據要素#1被寫入到FM芯片#2-1的頁#100。此外，FM控制器20可以通過與FM芯片#1-1及#2-1連接的CE信號線27-1發(fā)送CE信號。由此，能夠向FM芯片#1-1及#2-1并行地寫入數據要素#0及#1。
[0077]同樣地，FM控制器20切換SW#3，向FM芯片#3_1傳送數據要素#2，并切換SW#4，向FM芯片#4-1傳送數據要素#3。此外，FM控制器20可以通過與FM芯片#3-1及#4-1連接的CE信號線27發(fā)送CE信號。由此，能夠向FM芯片#3-1及#4-1并行地寫入數據要素#2及#3。
[0078]接著，FM控制器20通過總線25-1向FM芯片#1-1傳送數據要素#4。數據要素#4被寫入到FM芯片#1-1的頁001。同樣地，FM控制器20向FM芯片#2-1傳送數據要素#5，并向FM#3-1傳送數據要素#6。
[0079]這里，當FM控制器20向FM芯片#1-1傳送數據要素#0時，總線25_1成為占用(busy)狀態(tài)，占用狀態(tài)期間不能通過總線25-1傳送數據。另外，向FM芯片#1-1傳送的數據要素#0被存儲在FM#1-1內的緩存器(未圖示)之后，被寫入到頁#000 JMiil-1直到被存儲在緩存器中的數據要素#0的寫入完成為止成為占用狀態(tài)。一般來說，寫入處理的情況下，FM芯片32的占用狀態(tài)的時間比總線25的占用狀態(tài)的時間長。由此，FM控制器20將數據要素#4向FM芯片#1-1傳送時，也存在FM芯片#1-1為占用狀態(tài)的情況，但在該情況下，FM控制器20在FM芯片#1-1的占用狀態(tài)被解除之后傳送數據要素#4。
[0080]此外，在上述流程中，DRAMll上的數據要素(例如#0)被存儲在與該數據要素的傳送目標的FM芯片32(例如#1-1)所連接的SW31(例如#1)連接的緩存器244(例如#1)中。通過來自CPU21的指令，協議控制部246 (例如# I)使DMA247 (例如#1)起動。起動的DMA247將緩存器244(例如#1)內的數據要素(例如#0)傳送到該數據要素的存儲目標的FM芯片32(例如#1-1)。若數據要素(例如#0)被寫入到了FM芯片32(例如#1-1)，則從該FM芯片32(例如#1-1)將完成狀態(tài)發(fā)送到協議控制部246(例如#1)。協議控制部246(例如#1)可以將表示接收了該完成狀態(tài)的信息寫入到控制寄存器242中。CPU21通過參考控制寄存器242，能夠得知數據要素(例如#0)已被寫入到FM芯片32(例如#1-1)中。
[0081]以上，FM控制器20將寫入數據分割成多個數據要素，將連續(xù)的2個以上的數據要素依次傳送到不同的FM芯片32。由此，能夠利用總線25及FM芯片32成為占用狀態(tài)的時間，對其他的總線及其他的FM芯片32傳送數據，從而能夠高效地傳送數據。
[0082]此外，還有其他的寫入數據被存儲在DRAMll中的情況下，FM控制器20預先從包含存儲有前一次的寫入數據的末端的數據要素的頁在內的FM芯片32(例如#1-1)的下一個FM芯片32(例如#2-1)，存儲該其他的寫入數據。其他的寫入數據也被分割成多個數據要素，這些多個數據要素被并行地寫入。而且，數據要素被寫入直到FM芯片#1-1、#2-1、#3-1及#4-1(也就是說第一級的FM芯片組)的末端頁的情況下，FM控制器20將各SW31的連接目標從屬于第一級FM芯片組的FM芯片32切換到屬于其他級的FM芯片組的FM芯片(例如，屬于第二級FM芯片組的?1芯片#1-2、#2-2、#3-2、4-2)，并向該?1芯片32傳送數據要素。然后，在發(fā)生了對被存儲的寫入數據的覆蓋寫入(將閃存設備400提供的邏輯地址空間的同一邏輯區(qū)域作為寫入目標的寫入)的情況下，FM控制器20切換SW31，將數據分散地傳送到第η級的FM芯片組、第(η+1)級的FM芯片組、……(η是I以上的整數)。在該處理中，在第η級的FM芯片組的FM芯片32是占用狀態(tài)時，FM控制器20可以將數據要素傳送到第(η+1)級的FM芯片組的FM芯片32。
[0083]在本實施方式中，如上所述，CE信號線27在多個FM芯片32(正確地來說，與不同的SW31連接的多個FM芯片32)中是共有的。FM控制器20切換SW#1，將FM芯片#1-1和總線25-1連接起來，并切換SW#2，將FM芯片#2-1和總線25-2連接起來，由此，能夠向FM#1_1和FM#2_1并行地傳送連續(xù)的2個數據要素#0及#1。而且，FM控制器20在將數據要素#0向FM芯片#1-1傳送、將數據要素#1向FM芯片#2-1傳送之后，通過CE信號線27-1發(fā)送CE信號，由此，同時地(并行)起動FM芯片#1-1和FM芯片#2-1。由此，FM芯片#1-1 (#2-2)寫入所接收的數據要素#0(#
Do
[0084]也就是說，FM控制器20將寫入數據分割成多個數據要素，并依次選擇SW，使SW的連接目標為與同一CE信號線連接的FM芯片32，將連續(xù)的2個以上的數據要素分別并行地傳送到與同一 CE信號連接的2個以上的FM芯片32，并通過該同一 CE信號線發(fā)送CE信號。由此，能夠更高效地寫入寫入數據。FM控制器20傳送多個數據要素時，也可以以分別獨立地切換各SW的方式進行控制，還可以以同步地切換各SW的方式進行控制。
[0085]圖15表示本實施方式的邏輯地址層和物理層的關系的一例。
[0086]邏輯地址層1401是閃存設備400向上位裝置(例如，RAID控制器301或主機200)提供的邏輯地址空間。這里，邏輯地址可以是例如LBA(Logical Block Address)。邏輯地址空間1401被分割成多個邏輯區(qū)域1411而進行管理。
[0087]物理層1405是多個FM芯片32所具有的存儲空間，由多個區(qū)塊1452構成。各區(qū)塊1452由多個頁1453構成。
[0088]邏輯區(qū)域1411與物理頁1453相關聯。表示哪個頁1453與哪個邏輯區(qū)域1411對應的邏輯物理轉換信息例如被存儲在FM控制器20所具有的存儲區(qū)域(例如DRAMll )。該信息也可以備份到I個以上的FM芯片32中。
[0089 ] 例如，在圖15中，從LBAOxOO到0x07的邏輯區(qū)域1411被分配給FM芯片# 1-1的區(qū)塊#00的頁#000，從LBA0X08到OxOF的邏輯區(qū)域1411被分配給FM芯片#2-1的區(qū)塊#10的頁#100。像這樣，從對于閃存設備20來說的上位裝置之一的RAID控制器301發(fā)出了對LBAOxOO到0x07的任意的LBA進行了指定的讀取請求的情況下，FM控制器20接受該讀取請求，根據該讀取請求，基于邏輯物理轉換信息，從頁#000讀取數據要素，并將該讀取到的數據要素返回給上位
目.ο
[0090]圖17表示邏輯物理轉換信息的結構例。
[0091]邏輯物理轉換信息T601按每頁而包含具有頁的區(qū)塊的序號、頁的序號、頁的屬性(有效頁、無效頁或空置頁)及頁的分配目標的邏輯區(qū)域的邏輯地址(例如起始地址)XPU21通過參考該信息T601，能夠確定如下信息:在哪個FM芯片中存在空置區(qū)塊、哪個FM芯片組中的區(qū)塊是有效頁最少的區(qū)塊、及哪個頁被分配給哪個邏輯區(qū)域等。此外，該段所說的“FM芯片組”是I個以上的FM芯片32，例如，與同一FM I/F控制部24連接的多個FM芯片32、與同一SW31連接的多個FM芯片32或特定的FM芯片32。
[0092]然而，RAID控制器301被主機200指定的邏輯地址、和RAID控制器301對閃存設備400指定的邏輯地址可以相同，但在本實施方式中，它們不同。
[0093]以下，參照圖16說明基于FM控制器20的寫入數據的分散寫入、和基于RAID控制器301的RAID的條帶化(striping)之間的不同的一例。
[0094]圖16表示本實施方式的用戶地址空間和邏輯地址空間的關系的一例。
[0095]用戶地址空間3001由LlKLogical Unit)序號及其邏輯地址(LBA)決定。在該圖中，LU3011存在多個，各LU3011由多個邏輯區(qū)塊3021構成。邏輯區(qū)塊3021被分配給不同的多個閃存存儲邏輯空間3002的同一邏輯地址的多個邏輯區(qū)塊3022。由I個以上的邏輯區(qū)塊3022構成了上述的邏輯區(qū)域1411(參照圖15)。閃存存儲邏輯空間3002典型的是閃存設備400提供的邏輯地址空間1401。
[0096]根據該圖，與用戶地址空間3001相關的條帶化是指I個邏輯區(qū)塊3021跨著不同的多個閃存存儲邏輯空間3002。另一方面，與閃存存儲邏輯空間3002(邏輯地址空間1401)相關的條帶化根據圖15是指地址連續(xù)的2個以上的邏輯區(qū)域1411跨著共用CE信號線27的不同的2個以上的FM芯片32。
[0097]此外，LU3011也可以是包含向基于精簡配置(Thin Prov1ning)的虛擬的LU(TP_LU)的區(qū)域分配的段在內的池LU。池LU是構成容量池的LU，被分割成多個段而進行管理。段被分配給TP-LU的區(qū)域。該情況下，段也可以由I個以上的邏輯區(qū)塊3021構成。
[0098]圖6是用于說明本實施方式的寫入處理的第二例的圖。
[0099]在發(fā)生了寫入主機#A的數據要素#A(例如，頁大小以下的寫入數據、或寫入數據中的末尾的數據要素)的處理、和寫入主機的數據要素(例如，頁大小以下的寫入數據、或寫入數據中的起始數據要素)的處理的情況下，FM控制器20決定如下:將數據要素M存儲到FM芯片32中，將數據要素#B存儲到連接在與該FM芯片32相同的CE信號線27上的其他FM芯片32中，將數據要素#六及#8大致同時(并行)地寫入到這些FM芯片32中。由此，能夠迅速地寫入來自多個主機的數據。
[0100]圖7是從閃存設備400的正面上方觀察的立體圖的一例。
[0101]關于閃存設備400，呈能夠安裝在標準化的寬19英寸的機架上的形狀的閃存設備400的高度為例如2Uο閃存設備400例如能夠裝填12個(3列X 4級)閃存PKGlO。
[0102]圖8是從閃存PKGlO的上表面?zhèn)扔^察的立體圖的一例，圖9是從閃存PKGlO的下表面?zhèn)扔^察的立體圖的一例。
[0103]在閃存PKGlO的上表面?zhèn)?，作為ASIC的FM控制器20被配置在該PKGlO的平面方向上的大致中央，在其近前側及里側各配置有2個DIMM30。另外，在閃存PKGlO的下表面?zhèn)?，在相對于FM控制器20的下表面的區(qū)域的近前側及里側分別配置有2個DIMM30。因此，在閃存PKGlO中配置有8個DIMM。像這樣，由于將FM控制器20配置在大致中央，所以能夠使從FM控制器20向各DIMM30的布線長度大致均等。
[0104]圖1O表示DIMM30的概要結構的一例。
[0105]DMM30例如具有8個FM芯片32和2個SW3U1個SW31進行總線向4個FM芯片32的切換。
[0106]此外，DIMM30所具有的FM芯片32的數量及SW31的數量不限于圖10所示的數量。
[0107]另外，DMM30也可以具有ECC電路34。另外，也可以按每個FM32而具有ECC電路35。在DIMM30或FM32具有ECC電路的情況下，FM IF控制部24也可以不具有ECC電路241。
[0108]以下，說明閃存PKG10中的工作。以下，說明FM IF控制部24具有ECC電路241的情況下的處理，但在DMM30或FM32具有ECC電路的情況下，DMM30或FM32的ECC電路進行糾錯處理。
[0109]圖11表示芯片讀取處理的流程圖的一例。
[0110]芯片讀取處理是指從FM芯片32讀取數據要素的處理。這里，在芯片讀取處理之前，FM控制器20的CPU21對讀取對象的FM芯片32進行特定，對FM I/F控制部24的控制寄存器242進行用于從該特定的FM芯片32讀取數據要素的控制用的設定。
[0111]首先，FM/SW控制部243以總線25連接到讀取源的FM芯片32上的方式，通過切換信號線26發(fā)送SW31的切換信號。由此，SW31切換連接，讀取源的FM芯片32被連接到總線25上(步驟 1201)。
[0112]FM/SW控制部243通過與讀取源的FM芯片32相連的CE信號線27驅動CE信號，使讀取對象的FM芯片32成為有效(步驟1202)。然后，FM總線協議控制部246通過總線25發(fā)出讀取指令(步驟1203)。由此，讀取指令通過總線25、SW31、總線28被發(fā)送到讀取源的FM芯片32。然后，DMA247從讀取源的FM芯片32讀取讀取對象的數據要素，并將該數據要素存儲到緩存器244 中(步驟 1204)。
[0113]然后，FM總線協議控制部246從FM芯片32獲取針對指令的狀態(tài)，將狀態(tài)存儲在控制寄存器242中。CPU21參考控制寄存器242，對讀取正常結束的情況進行檢查(步驟1205)，在正常結束的情況下，通過ECC電路241對讀取到緩存器244的數據要素進行糾錯處理，并向DRAMl I傳送(步驟1206)。由此，在DRAMl I中存儲有讀取對象的數據要素。此外，這以后，CPU21從DRAMl I讀取讀取對象的數據，并向上位的裝置發(fā)送。
[0114]圖12是芯片寫入處理的流程圖的一例。
[0115]芯片寫入處理是指向FM芯片32寫入數據要素的處理。這里，在芯片寫入處理之前，FM控制器20的CPU21對寫入對象的FM芯片32進行特定，對FM I/F控制部24的控制寄存器242進行用于將數據要素寫入該特定的FM芯片32的控制用的設定。另外，寫入對象的數據要素通過CPU21被存儲在DRAMl I中。
[0116]CPU21從DRAMll讀取寫入對象的數據要素，將該數據要素向ECC電路241傳送。ECC電路241生成與寫入對象的數據要素對應的ECC，將包含寫入對象的數據要素和ECC在內的數據(這里，在該處理流程中，稱為寫入數據)向緩存器244存儲(步驟1301)。
[0117]然后，FM/SW控制部243以總線25連接到寫入目標的FM芯片32上的方式，通過切換信號線26發(fā)送SW31的切換信號。由此，SW31切換連接，寫入目標的FM芯片32被連接到總線25上(步驟1302)。
[0118]FM/SW控制部243通過與寫入目標的FM芯片32相連的CE信號線驅動CE信號，使寫入目標的FM芯片32成為有效(步驟1303)。然后，FM I/F子控制部246通過總線25發(fā)出程序指令(寫入指令)(步驟1304)。由此，程序指令通過總線25、SW31、總線28而發(fā)送到寫入目標的FM芯片32。然后，DMA247從緩存器244讀取寫入數據，并將該數據向FM芯片32傳送(步驟1305)。
[0119]然后，FM總線協議控制部246從FM芯片32獲取針對指令的狀態(tài)，并將狀態(tài)存儲到控制寄存器242中。CPU21參考控制寄存器242，對寫入正常結束的情況進行檢查(步驟1306)，在正常結束的情況下，結束處理。
[0120]圖13是芯片多重寫入處理的流程圖的一例。
[0121]芯片多重寫入處理是指將多個數據要素并行地寫入到多個FM芯片中的處理。這里，在芯片多重寫入處理之前，FM控制器20的CPU21對寫入目標的多個FM芯片32進行特定，對FM I/F控制部24的控制寄存器242進行用于向這些FM芯片32寫入的控制用的設定。在本實施方式中，與同一 CE信號線27連接的多個FM芯片32被特定為寫入目標。另外，寫入對象的數據要素通過CPU21被存儲在DRAMl I中。
[0122]CPU21從DRAMl I讀取向FM芯片32(這里，例如，為與SW#1連接的FM芯片#1_1)寫入的寫入對象的數據要素，將該數據要素向ECC電路241傳送。ECC電路241生成與該寫入對象的數據要素對應的ECC，將包含寫入對象的數據要素和ECC在內的數據(在該處理流程中，稱為寫入數據)向緩存器# I存儲(步驟1401)。然后，從DRAMl I讀取向連接在與FM芯片# 1-1相同的CE信號線27-1上的FM芯片32(例如，與SW#2連接的FM芯片#2-1)寫入的寫入對象的數據要素，將該數據要素向ECC電路241傳送。ECC電路241生成與該寫入對象的數據要素對應的ECC，將包含該寫入對象的數據要素和ECC在內的數據(寫入數據)向緩存器#2存儲(步驟1402)ο
[0123]然后，FM/SW控制部243以總線25-1及25-2連接到寫入目標的多個FM芯片#1-1及#2-1上的方式，通過切換信號線26發(fā)送SW#1及#2的切換信號。由此，SW#1及#2切換連接，寫入目標的多個FM芯片#1-1及#2-1連接到總線25-1及25-2上(步驟1403)。
[0124]FM/SW控制部243通過與寫入目標的FM芯片#1-1及#2-1相連的CE信號線27-1驅動CE信號，使與該CE信號線27-1連接的多個FM芯片32成為有效(步驟1404)。
[0125]然后，FMI/F子控制部#1通過總線25-1發(fā)出程序指令(寫入指令)(步驟1405)。由此，程序指令通過總線25-1、SW#1、總線28而被發(fā)送到寫入目標的FM芯片#1-1。另外，與其并行地，FM I/F子控制部#2通過總線25-2發(fā)出程序指令(寫入指令)(步驟1406)。由此，程序指令通過總線25-2、SW#2、總線28而被發(fā)送到寫入目標的FM芯片#2-1。
[0126]然后，DMA#1從緩存器#1讀取寫入數據，將該數據向FM芯片#1-1傳送，并且大致同時(并行)地，DMA#2從緩存器#2讀取寫入數據，將該數據向FM芯片#2-1傳送(步驟1307)。
[0127]然后，FM總線協議控制部246從FM芯片#1-1及#2-1獲取針對指令的狀態(tài)，并將狀態(tài)存儲到控制寄存器242中。CPU21參考控制寄存器242，對寫入正常結束的情況進行檢查(步驟1308)，在正常結束的情況下，結束處理。
[0128]根據該多重寫入處理，能夠大致同時(并行)地對多個FM芯片32寫入多個數據要素，從而能夠縮短寫入處理所需的時間。
[0129]此外，在芯片寫入處理及芯片多重寫入處理的任意一個中，都能夠進行為了使擦除次數均等的損耗均衡(wear-leveling)處理。損耗均衡處理也可以與這些寫入處理非同步地進行。
[0130]根據與寫入處理非同步地進行的損耗均衡處理，例如，以任意的定時，FM控制器20(例如CPU21)選擇擦除次數最多的區(qū)塊，使有效數據從該選擇的區(qū)塊內的有效頁移動到擦除次數最少的區(qū)塊。移動源的區(qū)塊和移動目標的區(qū)塊可以在同一FM芯片32中，也可以在不同的FM芯片32中。后者的情況下，優(yōu)選不同的FM芯片32共用CE信號線27。
[0131]根據寫入處理中進行的損耗均衡處理，FM控制器20從寫入目標的FM芯片32選擇擦除次數最少的區(qū)塊來作為寫入目標，向該區(qū)塊寫入數據要素。此外，在該處理中，例如，在圖13或圖14中，也可以是，FM控制器20在選擇CE信號線27的階段，選擇擦除次數合計最少的CE信號線27，從與該CE信號線27連接的FM芯片32，選擇該FM芯片32中擦除次數最少的區(qū)塊。FM控制器20的存儲區(qū)域(例如DRAM11)也可以存儲圖19例示的擦除管理信息1901。該信息1901按每條CE信號線27及每個區(qū)塊，表示區(qū)塊的擦除次數。CE信號線27的擦除次數合計是指共用該CE信號線27的全部FM芯片32的全部區(qū)塊的擦除次數的合計。對區(qū)塊進行了擦除處理的情況下，FM控制器20可以更新與該區(qū)塊對應的擦除次數、和與具有該區(qū)塊的FM芯片32所連接的CE信號線27對應的擦除次數合計。能夠根據該信息1901來特定各區(qū)塊的擦除次數、和與各CE信號線27相關的擦除次數合計。
[0132]以下，說明生成能夠進行再生處理即擦除處理的區(qū)塊的處理。
[0133]圖18是再生處理的流程圖的一例。
[0134]再生處理例如以FM控制器20檢測到FM芯片32中的能利用的容量耗盡的情況為契機，通過FM控制器20執(zhí)行。容量耗盡是指空置區(qū)塊的數量小于規(guī)定比例(規(guī)定數量)。容量耗盡的檢測可以以任意單位進行，也可以按某DIMM上的多個FM而進行。再生處理可以在寫入處理中檢測到空置區(qū)塊耗盡時開始進行，也可以與寫入處理非同步地進行。
[0135]FM控制器20從空置區(qū)塊耗盡的FM芯片(以下，在圖18中稱為“空置耗盡芯片”)32選擇移動源的區(qū)塊(步驟1701)。這里，移動源的區(qū)塊優(yōu)選為空置耗盡芯片32(或者，在空置耗盡芯片32中直到末端頁寫入了數據的區(qū)塊(擦除候補區(qū)塊))中的有效頁最少的區(qū)塊。這是因為，要移動的有效數據的總量最少，因此，能夠期待抑制再生處理花費的時間及負荷。此夕卜，移動源區(qū)塊也可以從空置耗盡芯片32以外的FM芯片32中選擇。
[0136]CPU21進行如下判斷:在與能夠和具有步驟1701中選擇的移動源區(qū)塊的FM芯片32進行數據通信的FM IF控制部24(或者，總線25或SW31)相同的控制部24(或者，總線25或SW31)連接的多個FM芯片32中，空置區(qū)塊是否為規(guī)定數量以上(步驟1702)。這里所說的“規(guī)定數量”可以在全部的FM芯片32中相同也可以不同。
[0137]若步驟1702的判斷結果是肯定的，則CHJ21將與同一控制部24(或者，總線25或SW31)連接的多個FM芯片32的空置區(qū)塊選擇為移動目標區(qū)塊(步驟1703)?？梢詫⑴c同一總線25或SW31連接的多個FM芯片32的空置區(qū)塊優(yōu)先選擇為移動目標區(qū)塊。假設與同一總線25或SW31連接的多個FM芯片32中沒有規(guī)定數量的空置區(qū)塊，則還可以將同一控制部24中的與不同的總線25或SW31連接的多個FM芯片32的空置區(qū)塊選擇為移動目標區(qū)塊。該情況被認為更容易維持條帶(地址的連續(xù)的2個以上的數據要素被配置在同一 CE信號線27的不同的FM芯片32(總線25不同的FM芯片32)中的情況)。例如，若在圖5中通過再生處理而使存儲在FM#1-1中的數據要素#0存儲到FM#3-1中，則數據要素#0和數據要素#2存在于相同的FM。在該狀態(tài)下，當發(fā)生數據要素的讀取/寫入時，由于總線25-3及FM#3-1的占用時間重合，所以讀取/寫入花費時間。通過限制再生的范圍，能夠維持數據要素的條帶狀態(tài)，在以后的讀取/寫入處理中，也能夠進行高效的數據傳送。
[0138]若步驟1703的判斷結果為否定的，則CPU21將與不同的控制部24(或者，總線25或SW31)連接的多個FM芯片32的空置區(qū)塊選擇為移動目標區(qū)塊(步驟1704)。
[0139]步驟1703或1704之后，S卩，移動源區(qū)塊和移動目標區(qū)塊決定了之后，CPU21使移動源區(qū)塊內的有效數據移動到移動目標區(qū)塊(步驟1705)。即，CPU21從移動源區(qū)塊讀取有效數據并寫入到DRAMll中，將該有效數據從DRAMll寫入到移動目標區(qū)塊中。此時，ECC電路241進行糾錯處理。此外，CPU21也可以在決定移動目標區(qū)塊之前，從移動源區(qū)塊讀取有效數據并寫入到DRAMll中。另外，在DIMM30具有ECC電路的情況下，能夠在DIMM30中進行糾錯處理，從而能夠不將移動源區(qū)塊的數據存儲到DRAMll中地將數據向移動目標區(qū)塊傳送。同樣地，在FM32具有ECC電路的情況下，能夠在FM32中進行糾錯處理，從而能夠不將移動源區(qū)塊的數據存儲到DRAMl I中地將數據向移動目標區(qū)塊傳送。像這樣，在D頂M30或FM32中具有ECC電路的情況下，FM I/F控制部24執(zhí)行數據傳送，從而能夠減少CPU21的處理負荷。
[0140]從移動源區(qū)塊讀取的有效數據被寫入到移動目標區(qū)塊后，移動源區(qū)塊內的數據全部成為無效數據。CPU21對移動源區(qū)塊進行擦除處理(步驟1706)。由此，移動源區(qū)塊作為空置區(qū)塊而被管理，再次成為能夠作為寫入目標而被選擇的狀態(tài)。此外，可以在該擦除處理時更新圖19例示的信息1900。即，與移動源區(qū)塊對應的擦除次數、和與具有移動源區(qū)塊的FM芯片32所連接的CE信號線27對應的擦除次數合計可以被更新。
[0141]以上是本實施方式的再生處理。
[0142]此外，在步驟1703或1704中，優(yōu)選將所選擇的FM芯片32中的擦除次數最少的空置區(qū)塊選擇為移動目標區(qū)塊。由此，能夠進行高精度的擦除次數的平均化。另外，也可以根據擦除次數將多個區(qū)塊分成多個組，從擦除次數少的組中選擇區(qū)塊。該情況下，檢索區(qū)塊的時間縮短。
[0143]另外，在步驟1701中，也可以將多個區(qū)塊選擇為移動源區(qū)塊，在步驟1703及1704中，也可以將多個空置區(qū)塊選擇為移動目標區(qū)塊。該情況下，多個移動源區(qū)塊優(yōu)選從共用CE信號線27的多個FM芯片32中選擇，但也可以從與不同的CE信號線27連接的多個FM芯片32中選擇。這是因為，與芯片寫入處理相比，芯片讀取處理的成為芯片占用的時間短，也就是說，對性能的影響小。另一方面，多個移動目標區(qū)塊優(yōu)選從共用CE信號線27的多個FM芯片32中選擇。而且，在有效數據移動(步驟1705)時，優(yōu)選多個有效數據并行地被寫入到共用CE信號線27的多個FM芯片32中。另外，在步驟1706中執(zhí)行擦除處理時，在同一CE27上存在能夠擦除的區(qū)塊的情況下，它們也能夠同時(并行)地擦除。一般來說，由于擦除處理花費時間，所以對多個區(qū)塊集中地執(zhí)行擦除處理是有效率的。
[0144]以下，說明本實施方式的刷新處理。
[0145]刷新處理可以對具有有效頁的區(qū)塊定期(例如，從該區(qū)塊的前一次刷新處理起經過了 30日的情況下)進行，也可以在存在讀取時的ECC錯誤為規(guī)定位數以上的區(qū)塊的情況下以該區(qū)塊為對象而進行。刷新處理由FM控制器20執(zhí)行。
[0146]在刷新處理中，FM控制器20將刷新處理的對象的區(qū)塊作為移動源的區(qū)塊。然后，實施如下處理:(I)決定移動目標的區(qū)塊、(2)將有效數據從移動源區(qū)塊移動到目標區(qū)塊、及
(3)對移動源區(qū)塊進行擦除處理。關于這些(I)?(3)，與上述再生處理相同。
[0147]以上，對一個實施方式進行了說明，但本發(fā)明不限于該實施方式，當然在不脫離其主旨的范圍內能夠進行各種變更。
[0148]例如，在上述實施方式中，作為非易失性半導體存儲介質的一例采用了NAND型的閃存，但非易失性半導體存儲介質不限于此。例如，存儲介質也可以是相變存儲器。
[0149]另外，在上述實施方式中，搭載多個FM芯片32的存儲器模塊是DHM30，但也可以采用DIMM以外的存儲器模塊。
[0150]另外，在上述實施方式中，同一DMM30中的多個FM芯片32通過同一CE信號線27而連接，但不同的DIMM30的多個FM芯片32也可以通過同一 CE信號線27而連接。
[0151]另外，在上述實施方式中，在閃存設備400中，能夠將多個數據要素并行地寫入到多個FM芯片32中。即，單位時間能夠寫入的數據的量大。由此，RAID控制器301也可以以如下方式進行控制，即:使閃存設備400內的數據量(或者，閃存設備400間的數據傳送中的傳送單位的數據量)大于閃存設備400以外的種類的存儲設備(例如，SSD設備500、HDD設備(SAS)600或HDD設備(SATA)700)的相關的數據傳送中的傳送單位的數據量。
[0152]另外，例如，閃存PKGlO的結構可以采用圖14所示的結構。圖14所示的閃存PKG還能夠通過SW33對CE信號線27進行切換。在FM/SW248上連接有CE信號線27 XE信號線27與總線25—起連接在SW#1上。CE信號線27還連接在SW#2上。SW33(#1、#2)通過包含CE信號線及數據總線在內的總線29而與多個FM芯片32連接。SW33基于通過切換信號線26供給的切換信號，有選擇地將多條總線29的任意I條連接到總線25及CE信號線27上。根據該結構，在FM I/F控制部24中能夠減少要輸出的CE信號線27的條數，并能夠使FM I/F控制部24的芯片尺寸小型化。
[0153]附圖標記說明
[0154]I.??存儲系統，10...閃存PKG，400…閃存設備。
【主權項】
1.一種閃存組件，其特征在于，具有: 閃存控制器，其連接在第一數據總線、第二數據總線、切換信號線以及多條芯片使能信號線上； 多個第一閃存芯片； 多個第二閃存芯片； 第一開關，其連接在所述多個第一閃存芯片中的任意一個和所述第一數據總線上；以及 第二開關，其連接在所述多個第二閃存芯片中的任意一個和所述第二數據總線上， 其中所述切換信號線連接在所述第一開關和所述第二開關上， 所述多條芯片使能信號線中的每一條分別連接在所述多個第一閃存芯片中的一個和所述多個第二閃存芯片中的一個上， 所述閃存控制器被配置成:基于所述切換信號線和所述多條芯片使能信號線中的特定的芯片使能信號線而將所述多個第一閃存芯片中的特定的第一閃存芯片和所述多個第二閃存芯片中的特定的第二閃存芯片設置為可訪問狀態(tài)。2.如權利要求1所述的閃存組件，其特征在于， 其中所述閃存控制器被配置成: 利用所述切換信號線將所述第一開關切換成連接所述第一數據總線與所述特定的第一閃存芯片，并且將所述第二開關切換成連接所述第二數據總線與所述特定的第二閃存芯片;并且 通過利用所述多條芯片使能信號線中的所述特定的芯片使能信號線向所述特定的第一閃存芯片和所述特定的第二閃存芯片雙方供給芯片使能信號，來激活所述特定的第一閃存芯片和所述特定的第二閃存芯片。3.如權利要求1所述的閃存組件，其特征在于， 其中所述閃存控制器被配置成大致并行地訪問所述特定的第一閃存芯片和所述特定的第二閃存芯片。4.如權利要求3所述的閃存組件，其特征在于， 其中所述閃存控制器被配置成: 將寫入數據分成多個數據要素，并且 將所述多個數據要素中的第一數據要素和所述多個數據要素中的第二數據要素大致并行地相應發(fā)送到所述特定的第一閃存芯片和所述特定的第二閃存芯片。5.一種非易失性半導體存儲器組件，其特征在于，包括: 非易失性半導體存儲器控制器，其連接在第一數據總線、第二數據總線、切換信號線以及多條芯片使能信號線上； 多個第一非易失性半導體存儲器芯片； 多個第二非易失性半導體存儲器芯片； 第一開關，其連接在所述多個第一非易失性半導體存儲器芯片中的任意一個和所述第一數據總線上；以及 第二開關，其連接在所述多個第二非易失性半導體存儲器芯片中的任意一個和所述第二數據總線上， 其中所述切換信號線連接在所述第一開關和所述第二開關上， 所述多條芯片使能信號線中的每一條分別連接在所述多個第一非易失性半導體存儲器芯片中的某一個和所述多個第二非易失性半導體存儲器芯片中的某一個上， 所述非易失性半導體存儲器控制器被配置成:基于所述切換信號線和所述多條芯片使能信號線中的特定的芯片使能信號線而將所述多個第一非易失性半導體存儲器芯片中的特定的第一非易失性半導體存儲器芯片和所述多個第二非易失性半導體存儲器芯片中的特定的第二非易失性半導體存儲器芯片設置為可訪問狀態(tài)。6.如權利要求5所述的非易失性半導體存儲器組件，其特征在于， 其中所述非易失性半導體存儲器控制器被配置成: 利用所述切換信號線將所述第一開關切換成連接所述第一數據總線與所述特定的第一非易失性半導體存儲器芯片，并且將所述第二開關切換成連接所述第二數據總線與所述特定的第二非易失性半導體存儲器芯片，并且 通過利用所述多條芯片使能信號線中的所述特定的芯片使能信號線向所述特定的第一非易失性半導體存儲器芯片和所述特定的第二非易失性半導體存儲器芯片雙方供給芯片使能信號，來激活所述特定的第一非易失性半導體存儲器芯片和所述特定的第二非易失性半導體存儲器芯片。7.如權利要求5所述的非易失性半導體存儲器組件，其特征在于， 其中所述非易失性半導體存儲器控制器被配置成大致并行地訪問所述特定的第一非易失性半導體存儲器芯片和所述特定的第二非易失性半導體存儲器芯片。8.如權利要求7所述的非易失性半導體存儲器組件，其特征在于， 其中所述非易失性半導體存儲器控制器被配置成: 將寫入數據分成多個數據要素，并且 將所述多個數據要素中的第一數據要素和所述多個數據要素中的第二數據要素大致并行地相應發(fā)送到所述特定的第一非易失性半導體存儲器芯片和所述特定的第二非易失性半導體存儲器芯片。
【文檔編號】G06F13/16GK105867840SQ201610165063
【公開日】2016年8月17日
【申請日】2011年9月30日
【發(fā)明人】石川篤, 薗田浩二, 上原剛, 小川純司, 小關英通
【申請人】株式會社日立制作所