一種抗輻射容錯(cuò)sram存儲(chǔ)陣列及其制備方法
【專利摘要】本發(fā)明屬于集成電路領(lǐng)域，提出一種在寫數(shù)據(jù)、讀數(shù)據(jù)和暫停不用(既不讀也不寫)時(shí)都能抵抗輻射的容錯(cuò)SRAM陣列電路設(shè)計(jì)方法。本發(fā)明在SRAM存儲(chǔ)陣列中每一列用于數(shù)據(jù)讀寫的SRAM單元末尾增加一個(gè)用于數(shù)據(jù)備份的SRAM單元。每個(gè)用于數(shù)據(jù)讀寫和備份的SRAM單元都能抵抗輻射。當(dāng)輻射發(fā)生在寫入SRAM單元數(shù)據(jù)時(shí)，用于數(shù)據(jù)備份的SRAM單元能保護(hù)與正在寫入數(shù)據(jù)的SRAM單元在同一行的其它沒有寫入數(shù)據(jù)的SRAM單元不受輻射影響。SRAM單元的抗輻射設(shè)計(jì)也能在SRAM存儲(chǔ)陣列讀數(shù)據(jù)和暫停不用(既不讀也不寫)時(shí)保護(hù)所有SRAM單元不受輻射影響。
【專利說明】
-種抗福射容錯(cuò)SRAM存儲(chǔ)陣列及其制備方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明屬于集成電路領(lǐng)域，具體涉及一種抗福射容錯(cuò)SRAM存儲(chǔ)陣列及其制備方 法。
【背景技術(shù)】
[0002] 據(jù)研究顯示，隨著工藝尺寸的減少，芯片里的集成電路在高層太空或近地球空間 越來越容易受到重粒子或質(zhì)子福射影響而產(chǎn)生錯(cuò)誤。福射如果發(fā)生在SRAM(靜態(tài)隨機(jī)存儲(chǔ) 器）等存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)，可能直接導(dǎo)致存儲(chǔ)單元存儲(chǔ)錯(cuò)誤數(shù)值，產(chǎn)生單粒子翻轉(zhuǎn)事件。 福射如果發(fā)生在組合電路節(jié)點(diǎn)，可能引起單粒子瞬態(tài)脈沖，改變電路節(jié)點(diǎn)的邏輯狀態(tài)，該單 粒子瞬態(tài)脈沖引起的錯(cuò)誤值傳導(dǎo)存儲(chǔ)器會(huì)也可能被捕捉存儲(chǔ)，產(chǎn)生單粒子翻轉(zhuǎn)事件。所W 單粒子翻轉(zhuǎn)事件會(huì)改變SRAM等存儲(chǔ)器存儲(chǔ)的邏輯狀態(tài)，可能造成整體電路功能錯(cuò)誤，因 此，有關(guān)抵抗福射的存儲(chǔ)器電路設(shè)計(jì)方法已引起本領(lǐng)域技術(shù)人員的關(guān)注。
[0003] 現(xiàn)有技術(shù)中抗福射SRAM存儲(chǔ)器電路的設(shè)計(jì)方法主要包含多模兀余、糾錯(cuò)碼、抗福 射加固技術(shù)等，其中，多模兀余方法模兀余技術(shù)為代表，使用兀余電路模塊和多數(shù)表決 電路屏蔽錯(cuò)誤電路模塊的輸出；糾錯(cuò)碼方法W漢明碼為代表，通過計(jì)算編碼的校驗(yàn)值，定 位錯(cuò)誤比特的位置，然后通過對(duì)錯(cuò)誤比特取反來糾錯(cuò)，但研究顯示采用Η模兀余和糾錯(cuò)碼 設(shè)計(jì)SRAM存儲(chǔ)陣列會(huì)帶來較大的面積開銷；抗福射加固技術(shù)W SRAM-tct為代表，在基本 SRAM存儲(chǔ)單元結(jié)構(gòu)的基礎(chǔ)上增加額外晶體管和電容，增強(qiáng)敏感節(jié)點(diǎn)的抗福射能力，但當(dāng)福 射發(fā)生在寫入SRAM單元數(shù)據(jù)時(shí)，傳統(tǒng)的SRAM-tct等抗福射加固技術(shù)不能保護(hù)SRAM陣列中 與正在寫入數(shù)據(jù)的SRAM單元在同一行的其它不寫入數(shù)據(jù)的SRAM單元不受福射影響，送是 因?yàn)閭鹘y(tǒng)SRAM陣列為了減少面積開銷讓同一行的SRAM單元共享訪問和讀寫控制信號(hào)，而 一個(gè)抗福射SRAM單元被允許訪問和寫入數(shù)據(jù)時(shí)，其抗福射電路結(jié)構(gòu)會(huì)暫時(shí)失去作用，W便 能快速寫入數(shù)據(jù)，所W當(dāng)寫入數(shù)據(jù)到一個(gè)SRAM單元時(shí)，共享訪問和讀寫控制信號(hào)的同一行 其它沒有在寫入數(shù)據(jù)的SRAM單元抗福射特性會(huì)暫時(shí)消失，因而很容易受福射影響。
[0004] 基于現(xiàn)有技術(shù)的現(xiàn)狀，本申請(qǐng)的發(fā)明人擬提供一種抗福射容錯(cuò)SRAM存儲(chǔ)陣列及 其制備方法。
[0005] 與本發(fā)明相關(guān)的參考文獻(xiàn)有：
[0006] [1] Baumann R. Soft Errors in Advanced Computer Systems [J], IEEE Transactions on Device and Materials Reliability, 2005, 22(3), pp. 258-266
[0007] [2]01iveira R. , Jagirdar A. , Chakraborty T. J. ：A TMR Scheme for SEU Mitigation in Scan Flip-Flops[C]， in International Symposium on 如alityElectronic Desi即，2007, pp. 905 - 910
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[0009] [4]Y. Shiyanovskii, F. Wolff, C.化pac虹istou, "SRAM Cell Desi即 Protected from SEU Upsets", 14th International On-Line Testing Symposium, 7-9Jul.2008, pp.169 - 170ο

【發(fā)明內(nèi)容】

[0010] 本發(fā)明的目的是為克服現(xiàn)有技術(shù)的缺陷，針對(duì)SRAM存儲(chǔ)陣列，提出一種在寫數(shù) 據(jù)、讀數(shù)據(jù)和暫停不用（既不讀也不寫）時(shí)都能抵抗福射容錯(cuò)SRAM存儲(chǔ)陣列及其制備方 法。
[0011] 具體而言，本發(fā)明在SRAM存儲(chǔ)陣列中每一列用于數(shù)據(jù)讀寫的SRAM單元末尾增加 一個(gè)用于數(shù)據(jù)備份的SRAM單元；每個(gè)用于數(shù)據(jù)讀寫和數(shù)據(jù)備份的SRAM單元都能抵抗福射； 當(dāng)福射發(fā)生在寫入SRAM單元數(shù)據(jù)時(shí)，用于數(shù)據(jù)備份的SRAM單元能保護(hù)與正在寫入數(shù)據(jù)的 SRAM單元在同一行的其它不寫入數(shù)據(jù)的SRAM單元不受福射影響。SRAM單元的抗福射設(shè)計(jì) 當(dāng)然也能在SRAM存儲(chǔ)陣列讀數(shù)據(jù)和暫停不用（既不讀也不寫）時(shí)保護(hù)所有SRAM單元不受 福射影響。
[0012] 更具體的，本發(fā)明的一種抗福射容錯(cuò)SRAM存儲(chǔ)陣列，其特征在于，為在寫數(shù)據(jù)、讀 數(shù)據(jù)和暫停不用時(shí)都能抵抗福射的容錯(cuò)SRAM陣列電路，通過下述方法和步驟設(shè)制：
[0013] 步驟1 ;按照?qǐng)D1，圖2和圖3所示電路結(jié)構(gòu)，采用集成電路設(shè)計(jì)方法設(shè)計(jì)抗福射 SRAM存儲(chǔ)陣列；
[0014] 步驟2 ;對(duì)用于數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)、讀寫控制信號(hào) 進(jìn)行操作，使SRAM存儲(chǔ)陣列在寫入數(shù)據(jù)、讀出數(shù)據(jù)和暫停不用（既不讀也不寫）狀態(tài)下都 能抵抗福射。
[0015] 本發(fā)明步驟1)中，按圖1所示電路結(jié)構(gòu)，設(shè)計(jì)抗福射SRAM存儲(chǔ)陣列；該SRAM陣列 包含η行m列用于數(shù)據(jù)存儲(chǔ)的SRAM單元…，(:。-。。）和排在每列末尾的m個(gè)用于 數(shù)據(jù)備份的SRAM單元（Si-Sm);用于數(shù)據(jù)存儲(chǔ)的SRAM單元電路結(jié)構(gòu)如圖2所示；用于數(shù)據(jù) 備份的SRAM單元電路結(jié)構(gòu)如圖3所示；
[0016] 本發(fā)明步驟2)中包括：
[0017] SRAM存儲(chǔ)陣列如果在寫入數(shù)據(jù)模式下，依次進(jìn)行步驟2. 1、2. 2 ;
[0018] 步驟2. 1 ;是準(zhǔn)備寫入數(shù)據(jù)階段；設(shè)置圖1中地址A1A2…Ak的數(shù)值，選擇要寫入數(shù) 據(jù)的SRAM單兀，控制信號(hào)EN設(shè)置為1，WR和WR:分別設(shè)置為0和1 ;與要寫入數(shù)據(jù)的SRAM 單元在同一列的用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS設(shè)置為0,讀寫控制信號(hào)FS 和顆:分別設(shè)置為0和1，但與要寫入數(shù)據(jù)的SRAM單元不在同一列的其它用于數(shù)據(jù)備份的 SRAM單元的訪問控制信號(hào)CS設(shè)置為1，讀寫控制信號(hào)FS和FS分別設(shè)置為1和0,然后進(jìn)入 步驟2. 2 ;
[0019] 步驟2. 2 ;是寫入數(shù)據(jù)階段；控制信號(hào)EN設(shè)置為1，WR和承反分別設(shè)置為1和0,與 要寫入數(shù)據(jù)的SRAM單元在同一列的用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS繼續(xù)保 持為0,讀寫控制信號(hào)FS和|^々^別繼續(xù)保持為0和1，但與寫入數(shù)據(jù)的SRAM單元不在同一 列的其它用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS設(shè)置為1，讀寫控制信號(hào)FS和F客:分 別設(shè)置為0和1 ;
[0020] SRAM存儲(chǔ)陣列如果在讀出數(shù)據(jù)模式下，進(jìn)行步驟2. 3 ;
[0021] 步驟2. 3 ;設(shè)置圖1中地址AlA2'"Ak的數(shù)值，選擇要讀出數(shù)據(jù)的SRAM單元追制信 號(hào)ΕΝ設(shè)置為1，WR和焉艱分別設(shè)置為ο和1，CSi-CSm設(shè)置為0, FS 1-FSm設(shè)置為0，F(xiàn)S I- FSm 設(shè)置1 ;
[0022] SRAM存儲(chǔ)陣列如果在暫停不用模式下，進(jìn)行步驟2. 4 ;
[002引步驟2. 4 ;控制信號(hào)EN設(shè)置為0, WR和雨反分別設(shè)置為0和1，CSi-CSm設(shè)置為0， FSi-FSm設(shè)置為 0，F(xiàn)Si- FSi.,,設(shè)置 1 ;
[0024] 本發(fā)明中，對(duì)多比特比特SRAM單元同時(shí)進(jìn)行寫入和讀取操作，其中，首先采用多 個(gè)如圖1所示的SRAM存儲(chǔ)陣列結(jié)構(gòu)，送些SRAM存儲(chǔ)陣列結(jié)構(gòu)的控制信號(hào)EN相互連接在一 起，控制信號(hào)WR相互連接在一起，控制信號(hào)W R相互連接在一起，控制信號(hào)CSi相互連接在 一起，控制信號(hào)CS2相互連接在一起，…，控制信號(hào)CS m相互連接在一起，控制信號(hào)FS 1相互 連接在一起，控制信號(hào)FS2相互連接在一起，…，控制信號(hào)FSm相互連接在一起，控制信號(hào) 巧1相互連接在一起，控制信號(hào)1?相互連接在一起，…，控制信號(hào)相互連接在一起；然 后按照所述步驟2. 1-2. 3,實(shí)現(xiàn)對(duì)多比特SRAM單元同時(shí)進(jìn)行寫入和讀取操作，按所述步驟 2. 4對(duì)所有SRAM存儲(chǔ)陣列暫停不用（既不讀也不寫）。
[0025] 本發(fā)明具有W下優(yōu)點(diǎn)：
[0026] (1)本發(fā)明提出一種在寫數(shù)據(jù)、讀數(shù)據(jù)和暫停不用（既不讀也不寫）時(shí)都能抵抗福 射的容錯(cuò)SRAM陣列電路設(shè)計(jì)方法，特別是在寫入數(shù)據(jù)時(shí)，可保護(hù)與正在寫入數(shù)據(jù)的SRAM單 元在同一行的其它沒有寫入數(shù)據(jù)的SRAM單元不受福射影響。
[0027] (2)本發(fā)明的面積開銷主要是在每列末尾增加的一個(gè)用于備份數(shù)據(jù)的SRAM單元。 用于備份數(shù)據(jù)的SRAM單元帶來的額外面積開銷所占比率與SRAM陣列中行的數(shù)量近似成倒 數(shù)關(guān)系，所W該面積開銷所占比率隨著行數(shù)量的增加會(huì)不斷減小。例如，在一個(gè)常見的64K 字節(jié)SRAM陣列中，用于備份數(shù)據(jù)的SRAM單元帶來的額外面積開銷所占比率可近似估計(jì)為 1/64000,所W本發(fā)明的額外面積開銷所占比率在大容量SRAM陣列中還是相當(dāng)小的。
[0028] 為了便于理解，W下將通過具體的附圖和實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)地描述。需要 特別指出的是，具體實(shí)例和附圖僅是為了說明，顯然本領(lǐng)域的普通技術(shù)人員可W根據(jù)本文 說明，在本發(fā)明的范圍內(nèi)對(duì)本發(fā)明做出各種各樣的修正和改變，送些修正和改變也納入本 發(fā)明的范圍內(nèi)。另外，本發(fā)明引用了公開文獻(xiàn)，送些文獻(xiàn)是為了更清楚地描述本發(fā)明，它們 的全文內(nèi)容均納入本文進(jìn)行參考，就好像它們的全文已經(jīng)在本文中重復(fù)敘述過一樣。
【附圖說明】：
[0029] 圖1為本發(fā)明的抗福射容錯(cuò)SRAM存儲(chǔ)陣列的示意圖。
[0030] 圖2為圖1中用于數(shù)據(jù)存儲(chǔ)的SRAM單元的電路結(jié)構(gòu)示意圖。
[0031] 圖3為圖1中用于數(shù)據(jù)備份的SRAM單元的電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0032] 實(shí)施例1通過下述方法和步驟設(shè)制在寫數(shù)據(jù)、讀數(shù)據(jù)和暫停不用時(shí)都能抵抗福射 的容錯(cuò)SRAM陣列電路
[0033] 步驟1 ;按照?qǐng)D1，圖2和圖3所示電路結(jié)構(gòu)，采用傳統(tǒng)集成電路設(shè)計(jì)方法設(shè)計(jì)抗福 射SRAM存儲(chǔ)陣列。
[0034] 按圖1所示電路結(jié)構(gòu)，設(shè)計(jì)抗福射SRAM存儲(chǔ)陣列。圖1顯示了本發(fā)明的一個(gè)包含 η行m列用于數(shù)據(jù)存儲(chǔ)的SRAM單元（Cni-C。。，…，Cii-Cj和排在每列末尾的m個(gè)用于數(shù)據(jù) 備份的SRAM單元（Si-Sm)的抗福射SRAM存儲(chǔ)陣列。
[003引圖1中用于數(shù)據(jù)存儲(chǔ)的SRAM單元電路結(jié)構(gòu)如圖2所示。在圖2中，當(dāng)讀寫控制信 號(hào)WR為1，WR為0時(shí)，NM0S管M2和M4導(dǎo)通，PM0S管Ml和M3導(dǎo)通，所W驅(qū)動(dòng)電壓為Vdd 的反相器INV1和INV2構(gòu)成傳統(tǒng)的存儲(chǔ)單元，節(jié)點(diǎn)X和Y是存儲(chǔ)節(jié)點(diǎn)。例如當(dāng)X值為1，經(jīng) 反相器INV2反相后，Y值變成0 ;Υ值再經(jīng)反相器INV1反相后，X值又為1，送進(jìn)一步加強(qiáng)X W前的數(shù)值1，從而使得存儲(chǔ)節(jié)點(diǎn)X和Υ分別穩(wěn)定的存儲(chǔ)數(shù)值1和0。當(dāng)訪問控制信號(hào)ΕΝ 為1時(shí)，NM0S管Μ5和Μ6導(dǎo)通，因此數(shù)據(jù)線化巧化分別連接存儲(chǔ)節(jié)點(diǎn)X和Υ。所W當(dāng)ΕΝ 為1，WR為1，WR為0時(shí)，數(shù)據(jù)線函巧日化上相位相反的數(shù)值可寫入存儲(chǔ)單元（例如現(xiàn)>值 為1，化值為0,可使得存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)X和Y分別穩(wěn)定的存儲(chǔ)1和0)。當(dāng)數(shù)據(jù)寫入到 該存儲(chǔ)單元時(shí)，即使存儲(chǔ)節(jié)點(diǎn)X或Y的數(shù)值因瞬態(tài)福射脈沖發(fā)生變化，待福射脈沖消失后， 正在寫入的數(shù)據(jù)會(huì)驅(qū)動(dòng)受福射影響的存儲(chǔ)節(jié)點(diǎn)X或Y恢復(fù)正確數(shù)值，所W該存儲(chǔ)單元在寫 入數(shù)據(jù)時(shí)具有抗福射特性。但要注意，當(dāng)WR為1，霄弦為0時(shí)，如果沒有寫入數(shù)據(jù)，則一個(gè) 存儲(chǔ)節(jié)點(diǎn)數(shù)值因瞬態(tài)福射脈沖發(fā)生的變化會(huì)立即通過反相器引起另一個(gè)存儲(chǔ)節(jié)點(diǎn)的變化， 并被鎖存。例如，假設(shè)存儲(chǔ)節(jié)點(diǎn)X數(shù)值為1，存儲(chǔ)節(jié)點(diǎn)Y相應(yīng)的數(shù)值為0。當(dāng)WR為1，WR為 0時(shí)，如果Y存儲(chǔ)的數(shù)值因瞬態(tài)福射脈沖影響從0變?yōu)?，因?yàn)镹M0S管M2和M4導(dǎo)通，PM0S 管Ml和M3導(dǎo)通，Y所存儲(chǔ)數(shù)值的變化會(huì)立即通過反相器INV1造成X存儲(chǔ)的數(shù)值從1變?yōu)?0, X值再經(jīng)反相器INV2反相后，Y值又為1，送進(jìn)一步加強(qiáng)Y錯(cuò)誤的數(shù)值1，從而使得存儲(chǔ) 節(jié)點(diǎn)X和Y分別穩(wěn)定的存儲(chǔ)錯(cuò)誤數(shù)值0和1。所此當(dāng)WR為1，WR為0時(shí)，如果不在寫入 數(shù)據(jù)，該存儲(chǔ)單元沒有抗福射特性，但如果寫入數(shù)據(jù)，正在寫入的數(shù)據(jù)會(huì)驅(qū)動(dòng)受福射影響的 存儲(chǔ)節(jié)點(diǎn)恢復(fù)正確數(shù)值，從而具有抗福射特性。當(dāng)WR為0，WR為1時(shí)，NM0S管M2和M4關(guān) 斷，PM0S管Ml和M3關(guān)斷，一個(gè)存儲(chǔ)節(jié)點(diǎn)數(shù)值因瞬態(tài)福射脈沖發(fā)生的變化短時(shí)內(nèi)不會(huì)通過 反相器引起另一個(gè)存儲(chǔ)節(jié)點(diǎn)的變化，待福射脈沖消失后，保持正確數(shù)值的存儲(chǔ)節(jié)點(diǎn)會(huì)驅(qū)動(dòng) 持錯(cuò)誤數(shù)值的存儲(chǔ)節(jié)點(diǎn)恢復(fù)到正確數(shù)值。例如假設(shè)存儲(chǔ)節(jié)點(diǎn)X數(shù)值為1，存儲(chǔ)節(jié)點(diǎn)Y相應(yīng)的 數(shù)值為0。如果Y存儲(chǔ)的數(shù)值因瞬態(tài)福射脈沖影響從0變?yōu)?，因?yàn)镹M0S管M2和M4關(guān)斷， PM0S管Ml和M3關(guān)斷，Y所存儲(chǔ)數(shù)值的變化短時(shí)內(nèi)不會(huì)通過反相器INV1造成X存儲(chǔ)的數(shù)值 從1變?yōu)?,所W X仍然保持正確數(shù)值1，待存儲(chǔ)節(jié)點(diǎn)Y上的福射脈沖消失后，保持正確數(shù)值 1的存儲(chǔ)節(jié)點(diǎn)X通過反相器INV2驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)Y恢復(fù)正確值0。所W當(dāng)WR為0, WR為1 時(shí)，該存儲(chǔ)單元具有抗福射特性。當(dāng)訪問控制信號(hào)EN為1時(shí)，NM0S管M5和M6導(dǎo)通，數(shù)據(jù) 線面;和化分別連接存儲(chǔ)節(jié)點(diǎn)X和Y。所W當(dāng)EN為1，WR為0,霄反為1時(shí)，該存儲(chǔ)單元可 抵抗福射而且存儲(chǔ)節(jié)點(diǎn)X和Y上的數(shù)值可分別被讀取到數(shù)據(jù)線規(guī)：;和化上。當(dāng)訪問控制信 號(hào)EN為0時(shí)，NM0S管M5和M6關(guān)斷，數(shù)據(jù)巧雨和化沒有連接到存儲(chǔ)節(jié)點(diǎn)X和Y。所W當(dāng) EN為0, WR為0, WR為1時(shí)，該存儲(chǔ)單元可抵抗福射但處于暫停不用（既不讀也不寫）狀 態(tài)。上述功能總結(jié)如下：當(dāng)訪問控制信號(hào)EN為1，讀寫控制信號(hào)WR與巧艱分別為1和0時(shí)， 數(shù)據(jù)線BL和化上相位相反的數(shù)值寫入存儲(chǔ)單元，而且該存儲(chǔ)單元可抵抗福射；當(dāng)訪問控制 信號(hào)ΕΝ為1，讀寫控制信號(hào)WR與霄反分別為ο和1時(shí)，存儲(chǔ)單元中存儲(chǔ)的相位相反的數(shù)值 分別讀出到數(shù)據(jù)線現(xiàn)：巧化上，而且該存儲(chǔ)單元可抵抗福射；當(dāng)訪問控制信號(hào)ΕΝ為0,讀寫 控制信號(hào)WR與胃;分別為0和1時(shí)，存儲(chǔ)單元處于暫停不用（既不讀也不寫）狀態(tài)，而且 該存儲(chǔ)單元可抵抗福射；當(dāng)讀寫控制信號(hào)WR與驚反別為1和0時(shí)，如果數(shù)據(jù)線雨：;和化上 沒有施加數(shù)據(jù)寫入存儲(chǔ)單元，則該存儲(chǔ)單元沒有抗福射特性。需要說明的是，圖1中用于數(shù) 據(jù)存儲(chǔ)的SRAM單元電路結(jié)構(gòu)也可采用其它抗福射SRAM單元結(jié)構(gòu)，只要其功能與圖2所示 抗福射SRAM單元功能相同即可。
[0036] 圖1中用于數(shù)據(jù)備份的SRAM單元電路結(jié)構(gòu)如圖3所示。圖3所示的用于數(shù)據(jù)備 份的SRAM單元電路結(jié)構(gòu)與圖2所示用于數(shù)據(jù)存儲(chǔ)的SRAM單元電路結(jié)構(gòu)完全相同，只是圖 2中的控制信號(hào)是EN、WR與WR，而圖3中相對(duì)應(yīng)的控制信號(hào)是CS、FS與FS,根據(jù)上一段對(duì) 于圖2的功能描述，可隊(duì)總結(jié)圖3所示的用于數(shù)據(jù)備份的SRAM單元電路結(jié)構(gòu)功能如下：當(dāng) 訪問控制信號(hào)CS為1，讀寫控制信號(hào)FS與1?分別為1和0時(shí)，數(shù)據(jù)線班訝日化上相位相反 的數(shù)值寫入存儲(chǔ)單元，而且該存儲(chǔ)單元可抵抗福射；當(dāng)訪問節(jié)點(diǎn)CS為1，讀寫控制信號(hào)FS 與FI;分別為0和1時(shí)，存儲(chǔ)單元中存儲(chǔ)的相位相反的數(shù)值分別讀出到數(shù)據(jù)線和化上， 而且該存儲(chǔ)單元可抵抗福射；當(dāng)訪問節(jié)點(diǎn)CS為0,讀寫控制信號(hào)FS與FI:分別為0和1時(shí)， 存儲(chǔ)單元處于暫停不用（既不讀也不寫）狀態(tài)，而且該存儲(chǔ)單元可抵抗福射；當(dāng)讀寫控制信 號(hào)FS與頭分別為1和0時(shí)，如果數(shù)據(jù)線和化上沒有施加數(shù)據(jù)寫入存儲(chǔ)單元，則該存儲(chǔ) 單元沒有抗福射特性。需要說明的是，圖1中用于數(shù)據(jù)備份的SRAM單元電路結(jié)構(gòu)也可采用 其它抗福射SRAM單元結(jié)構(gòu)，只要其功能與圖3所示抗福射SRAM單元功能相同即可。
[0037] 現(xiàn)在回到圖1，繼續(xù)介紹本發(fā)明的抗福射SRAM存儲(chǔ)陣列結(jié)構(gòu)。圖1中A1A2…Ak 是要訪問的SRAM單元地址，譯碼器對(duì)該地址譯碼。譯碼器可采用傳統(tǒng)的譯碼器電路實(shí)現(xiàn)。 譯碼器的輸出控制圖1中的行多路選擇器和列多路選擇器（行多路選擇器和列多路選擇器 可采用傳統(tǒng)的多路選擇器電路實(shí)現(xiàn)），W確定選擇第幾行第幾列的SRAM單元訪問，然后再 對(duì)訪問控制信號(hào)EN和讀寫信號(hào)WR與W R施加相應(yīng)的數(shù)值，對(duì)被選擇SRAM單元進(jìn)行讀寫操 作。例如，假設(shè)圖1是一個(gè)16行16列SRAM存儲(chǔ)陣列，則可用8比特地址A1A2…A8中的 前4比特A1A2A3A4表示行地址，后4比特A5A6A7A8表示列地址。如果地址A1A2…A8為 00000001，通過譯碼器可產(chǎn)生兩個(gè)輸出0000和0001，第一個(gè)輸出0000通過行多路選擇器 選擇第1行SRAM單元Cii-Cim，而第二個(gè)輸出0001通過列多路選擇器，進(jìn)一步選擇SRAM單 元Cii-Cim中的第2列SRAM單元C 12。圖1中假設(shè)控制信號(hào)EN為1，讀寫控制信號(hào)WR為1， W民為0,由于行多路選擇器選擇第1行，ENi與EN相連，所W EN 1輸巫1，WRi與WR相霜7 所W WRi輸出1，WR 1與斯島相連，所W而承1輸出0,又由于列多縣選擇器選擇第2列，所W BL2與化相連，爾2與孤姻連。因此，按照對(duì)圖2所示存儲(chǔ)數(shù)據(jù)的SRAM單元功能介紹，數(shù) 據(jù)線盈和化上相位相反的數(shù)值可寫入被選中的第1行第2列的SRAM單元。2。值得注意 的是，如果EN、WR和兩R.按傳統(tǒng)SRAM陣列郝樣操作，同時(shí)分別設(shè)置為1、1和0,則與正在寫 入數(shù)據(jù)的SRAM單元同在第1行的其它沒有寫入數(shù)據(jù)的SRAM單元暫時(shí)沒有抗福射特性， 此時(shí)如果送些沒有寫入數(shù)據(jù)的SRAM單元受到福射，它們存儲(chǔ)的數(shù)據(jù)很可能出現(xiàn)錯(cuò)誤。本發(fā) 明在SRAM存儲(chǔ)陣列每列末尾添加了用于數(shù)據(jù)備份的SRAM單元（Si-Sm)，并對(duì)用于數(shù)據(jù)備份 的SRAM單元的訪問控制信號(hào)CSi-CSm、讀寫控制信號(hào)FSi-FSm與巧1-巧m和用于數(shù)據(jù)存儲(chǔ)的 SRAM單元的訪問控制信號(hào)EN、讀寫控制信號(hào)WR與W R.進(jìn)行特殊操作，W保護(hù)與正在寫入數(shù) 據(jù)的SRAM單元在同一行的其它沒有寫入數(shù)據(jù)的SRAM單元不受福射影響，送些特殊操作將 在步驟2中詳細(xì)說明。
[0038] 步驟2 ;對(duì)用于數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)、讀寫控制信號(hào) 進(jìn)行操作，使SRAM存儲(chǔ)陣列在寫入數(shù)據(jù)、讀出數(shù)據(jù)和暫停不用（既不讀也不寫）狀態(tài)下都 能抵抗福射，
[0039] SRAM存儲(chǔ)陣列有Η種模式：寫入數(shù)據(jù)、讀出數(shù)據(jù)和暫停不用（既不讀也不寫）；
[0040] SRAM存儲(chǔ)陣列如果在寫入數(shù)據(jù)模式下，依次進(jìn)行步驟2. 1、2. 2 ;
[0041] 步驟2. 1是準(zhǔn)備寫入數(shù)據(jù)階段。在步驟2. 1中，設(shè)置圖1中地址A1A2…Ak的數(shù)值， 經(jīng)譯碼器輸出行地址和列地址，通過行多路選擇器和列多路選擇器選擇要寫入數(shù)據(jù)的SRAM 單元。用于數(shù)據(jù)存儲(chǔ)的SRAM單元的訪問控制信號(hào)ΕΝ設(shè)置為1，但讀寫控制信號(hào)WR和雷京 分別設(shè)置為0和1，從而使用于數(shù)據(jù)存儲(chǔ)的SRAM單元仍然具有抗福射特性（注意此時(shí)數(shù)據(jù) 還沒有寫入用于數(shù)據(jù)存儲(chǔ)的SRAM單元）。同時(shí)，與要寫入數(shù)據(jù)的SRAM單元在同一列的用于 數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS設(shè)置為0,讀寫控制信號(hào)FS和FS分別設(shè)置為0和 1，但與要寫入數(shù)據(jù)的SRAM單元不在同一列的其它用于數(shù)據(jù)備份的SRAM單元的訪問控制信 號(hào)CS設(shè)置為1，讀寫控制信號(hào)FS和巧分別設(shè)置為1和0, W便除要寫入數(shù)據(jù)的SRAM單元 夕b與要寫入數(shù)據(jù)的SRAM單元在同一行的其它不寫入數(shù)據(jù)的SRAM單元（注意它們此時(shí)處 于抗福射狀態(tài)）存儲(chǔ)的正確數(shù)據(jù)寫入相應(yīng)的用于數(shù)據(jù)備份的SRAM單元中進(jìn)行備份。例如， 假設(shè)圖1中SRAM單元片1被選中要寫入數(shù)據(jù)，則EN設(shè)置為1，WR和商展々別設(shè)置為0和1， CSi設(shè)置為0，F(xiàn)S 1和屈1分別設(shè)置為0和1，而CSz-CSm設(shè)置為1，F(xiàn)S 2-FSm設(shè)置為1，F(xiàn)S2-FS,,, 設(shè)置0。送樣，除要寫入數(shù)據(jù)的SRAM單元片1外，處于抗福射狀態(tài)的SRAM單元C。2-片。把它 們存儲(chǔ)的正確數(shù)據(jù)寫入SRAM單元S2-Sm中備份；然后進(jìn)入步驟2. 2 ;
[0042] 步驟2. 2是寫入數(shù)據(jù)階段。在步驟2. 2中，用于數(shù)據(jù)存儲(chǔ)的SRAM單元的訪問控制 信號(hào)EN設(shè)置為1，讀寫控制信號(hào)WR和WR分別設(shè)置為1和0,對(duì)步驟2. 1中選中的SRAM單 元寫入數(shù)據(jù)。此時(shí)，正在寫入數(shù)據(jù)的SRAM單元處于抗福射狀態(tài)，但與寫入數(shù)據(jù)的SRAM單元 在同一行的其他沒有寫入數(shù)據(jù)的SRAM單元不處于抗福射狀態(tài)，容易受到福射影響存儲(chǔ)錯(cuò) 誤數(shù)據(jù)。所W，與要寫入數(shù)據(jù)的SRAM單元在同一列的用于數(shù)據(jù)備份的SRAM單元的訪問控制 信號(hào)CS繼續(xù)保持為0,讀寫控制信號(hào)FS和FI;分別繼續(xù)保持為0和1，但與寫入數(shù)據(jù)的SRAM 單元不在同一列的其它用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS設(shè)置為1，讀寫控制信 號(hào)FS和FS分別設(shè)置為0和1 ;送樣，與寫入數(shù)據(jù)的SRAM單元不在同一列的其它用于數(shù)據(jù) 備份的SRAM單元處于抗福射狀態(tài)，它們?cè)诓襟E2. 1中備份存儲(chǔ)的數(shù)據(jù)可W驅(qū)動(dòng)受福射影響 的，與寫入數(shù)據(jù)的SRAM單元在同一行的其他沒有寫入數(shù)據(jù)的SRAM單元，在福射脈沖消失后 恢復(fù)正確數(shù)據(jù)；參閱步驟2. 1中的實(shí)例，假設(shè)沒有寫入數(shù)據(jù)的SRAM單元C。。受到福射影響， 則步驟2. 1中備份其正確數(shù)據(jù)的SRAM單元Sm在福射脈沖消失后可驅(qū)動(dòng)SRAM單元C。?；謴?fù) 正確數(shù)據(jù)；
[0043] SRAM存儲(chǔ)陣列如果在讀出數(shù)據(jù)模式下，進(jìn)行步驟2. 3 ;
[0044] 在步驟2. 3中，設(shè)置圖1中地址A1A2…Ak的數(shù)值，經(jīng)譯碼器輸出行地址和列地址， 通過行多路選擇器和列多路選擇器選擇要讀出數(shù)據(jù)的SRAM單元。用于數(shù)據(jù)存儲(chǔ)的SRAM單 元的訪問控制信號(hào)EN設(shè)置為1，讀寫控制信號(hào)WR和而忘分別設(shè)置為0和1，從而使用于數(shù) 據(jù)存儲(chǔ)的SRAM單元具有抗福射特性，而且被選中的SRAM單元存儲(chǔ)的數(shù)據(jù)可被讀出到數(shù)據(jù) 線化和BL上。同時(shí)，用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CSi-CSm設(shè)置為0，F(xiàn)S i-FSm 設(shè)置為0, FIl- ffm設(shè)置1 ;送樣，用于數(shù)據(jù)備份的SRAM單元保持抗福射狀態(tài)，而且不與數(shù) 據(jù)線化和西；;連接，W避免干擾讀取用于數(shù)據(jù)存儲(chǔ)的SRAM單元的數(shù)據(jù)；
[0045] SRAM存儲(chǔ)陣列如果在暫停不用模式下，進(jìn)行步驟2. 4 ;
[004引在步驟2. 4中，圖1中用于數(shù)據(jù)存儲(chǔ)的SRAM單元的訪問控制信號(hào)EN設(shè)置為0,讀 寫控制信號(hào)WR和WR分別設(shè)置為0和1 ;用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CSi-CSm 設(shè)置為0，F(xiàn)Si-FSm設(shè)置為0，F(xiàn)馬-設(shè)置1。送樣，用于數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)備份的所有SRAM 單元保持抗福射狀態(tài)，而且不與數(shù)據(jù)線化和頭連接，處于暫停不用（既不讀也不寫）狀 態(tài)；
[0047] 本發(fā)明在上述步驟2. 1-2. 3中描述了對(duì)1比特SRAM單元的寫入和讀取操作，但本 發(fā)明很容易擴(kuò)展到對(duì)多比特比特SRAM單元同時(shí)進(jìn)行寫入和讀取操作，一種方法是采用多 個(gè)如圖1所示的SRAM存儲(chǔ)陣列結(jié)構(gòu)，送些SRAM存儲(chǔ)陣列結(jié)構(gòu)的控制信號(hào)EN相互連接在一 起，控制信號(hào)WR相互連接在一起，控制信號(hào)W R相互連接在一起，控制信號(hào)CSi相互連接在 一起，控制信號(hào)CS2相互連接在一起，…，控制信號(hào)CS m相互連接在一起，控制信號(hào)FS 1相互 連接在一起，控制信號(hào)FS2相互連接在一起，…，控制信號(hào)FSm相互連接在一起，控制信號(hào) Ml相互連接在一起，控制信號(hào)1?相互連接在一起，…，控制信號(hào)1?相互連接在一起，然 后按照上述步驟2. 1-2. 3,即可實(shí)現(xiàn)對(duì)多比特SRAM單元同時(shí)進(jìn)行寫入和讀取操作，按步驟 2. 4即可對(duì)所有SRAM存儲(chǔ)陣列暫停不用（既不讀也不寫）。例如，要對(duì)一個(gè)字節(jié)（8比特） SRAM數(shù)據(jù)寫入和讀取，可采用8個(gè)如圖1所示的SRAM存儲(chǔ)陣列結(jié)構(gòu)，將相應(yīng)的控制信號(hào)相 互連接在一起，按照上述步驟2. 1-2. 3操作即可實(shí)現(xiàn)。
[0048] 實(shí)施例2測試實(shí)驗(yàn)結(jié)果
[0049] 實(shí)驗(yàn)中，采用無抗福射能力的標(biāo)準(zhǔn)SRAM單元構(gòu)造一個(gè)64行64列存儲(chǔ)數(shù)據(jù)的SRAM 陣列，采用本發(fā)明構(gòu)造一個(gè)64行64列存儲(chǔ)數(shù)據(jù)的抗福射SRAM陣列，采用SRAM-tct單元 構(gòu)造一個(gè)64行64列存儲(chǔ)數(shù)據(jù)的抗福射SRAM存儲(chǔ)陣列，分別對(duì)送Η個(gè)SRAM陣列隨機(jī)福射 1000次，測試結(jié)果如表1所示。表1中的面積和功耗經(jīng)過了歸一化處理，其數(shù)值是相對(duì)于 本發(fā)明SRAM陣列的實(shí)際面積和功耗的倍數(shù)；從表1可W看出，本發(fā)明的錯(cuò)誤發(fā)生次數(shù)最少 (錯(cuò)誤發(fā)生次數(shù)為0)，所W抗福射能力最強(qiáng)；從表1還可W看出，與同樣具有抗福射能力的 SRAM-tct方案相比，本發(fā)明的面積和功耗都更小。
[0050] 表1面積、功耗和抗福射能力比較
[0051]
【主權(quán)項(xiàng)】
1. 一種抗福射容錯(cuò)SRAM存儲(chǔ)陣列，其特征在于，為在寫數(shù)據(jù)、讀數(shù)據(jù)和暫停不用時(shí)都 能抵抗福射的容錯(cuò)SRAM陣列電路，通過下述方法和步驟設(shè)制： 步驟1 :按照?qǐng)D1，圖2和圖3所示電路結(jié)構(gòu)，采用集成電路設(shè)計(jì)方法設(shè)計(jì)抗福射SRAM 存儲(chǔ)陣列； 步驟2 ;對(duì)用于數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)、讀寫控制信號(hào)進(jìn)行 操作，使SRAM存儲(chǔ)陣列在寫入數(shù)據(jù)、讀出數(shù)據(jù)和暫停不用狀態(tài)下都能抵抗福射。2. 按權(quán)利要求1所述的抗福射容錯(cuò)SRAM存儲(chǔ)陣列，其特征在于，其中所述的步驟1) 中，抗福射SRAM存儲(chǔ)陣列包含n行m列用于數(shù)據(jù)存儲(chǔ)的SRAM單元…，Cii-CJ和 排在每列末尾的m個(gè)用于數(shù)據(jù)備份的SRAM單元（Si-Sm);用于數(shù)據(jù)存儲(chǔ)的SRAM單元電路結(jié) 構(gòu)如圖2所示；用于數(shù)據(jù)備份的SRAM單元電路結(jié)構(gòu)如圖3所示。3. 按權(quán)利要求1所述的抗福射容錯(cuò)SRAM存儲(chǔ)陣列，其特征在于，其中所述的步驟2)包 括： SRAM存儲(chǔ)陣列如果在寫入數(shù)據(jù)模式下，依次進(jìn)行步驟2. 1、2. 2 ; 步驟2. 1 ;是準(zhǔn)備寫入數(shù)據(jù)階段；設(shè)置圖1中地址A1A2…Ak的數(shù)值，選擇要寫入數(shù)據(jù)的 SRAM單元追制信號(hào)EN設(shè)置為1，WR和雪反分別設(shè)置為O和1 ;與要寫入數(shù)據(jù)的SRAM單元 在同一列的用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS設(shè)置為0,讀寫控制信號(hào)FS和F昏： 分別設(shè)置為0和1，但與要寫入數(shù)據(jù)的SRAM單元不在同一列的其它用于數(shù)據(jù)備份的SRAM單 元的訪問控制信號(hào)CS設(shè)置為1，讀寫控制信號(hào)FS和FI分別設(shè)置為1和0 ;然后進(jìn)入步驟 2.2 ； 步驟2. 2 ;是寫入數(shù)據(jù)階段；控制信號(hào)EN設(shè)置為1，WR和WR分別設(shè)置為1和0,與要 寫入數(shù)據(jù)的SRAM單元在同一列的用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS繼續(xù)保持 為0,讀寫控制信號(hào)FS和FS?分別繼續(xù)保持為0和1，但與寫入數(shù)據(jù)的SRAM單元不在同一列 的其它用于數(shù)據(jù)備份的SRAM單元的訪問控制信號(hào)CS設(shè)置為1，讀寫控制信號(hào)FS和Ff分別 設(shè)置為0和1 ; SRAM存儲(chǔ)陣列如果在讀出數(shù)據(jù)模式下，進(jìn)行步驟2. 3 ; 步驟2. 3 ;設(shè)置圖1中地址A1A2'" Ak的數(shù)值，選擇要讀出數(shù)據(jù)的SRAM單元追制信號(hào) EN設(shè)置為1，WR和麗.分別設(shè)置為0和1，CSi-化設(shè)置為0，F(xiàn)S I-FSm設(shè)置為0，巧1-巧m設(shè) 置1 ; SRAM存儲(chǔ)陣列如果在暫停不用模式下，進(jìn)行步驟2. 4 ; 步驟2. 4 ;控制信號(hào)EN設(shè)置為0, WR和W民分別設(shè)置為0和1，CSi-CSm設(shè)置為0, FS I-FSm 設(shè)置為0, I%- Ffm設(shè)置1。4. 按權(quán)利要求1所述的抗福射容錯(cuò)SRAM存儲(chǔ)陣列，其特征在于，所述的方法和步驟用 于對(duì)多比特比特SRAM單元同時(shí)進(jìn)行寫入和讀取操作，其包括；首先采用多個(gè)如圖1所示的 SRAM存儲(chǔ)陣列結(jié)構(gòu)，其中的控制信號(hào)EN相互連接在一起，控制信號(hào)WR相互連接在一起， 控制信號(hào)WR相互連接在一起，控制信號(hào)CSi相互連接在一起，控制信號(hào)CS 2相互連接在一 起，…，控制信號(hào)CSm相互連接在一起，控制信號(hào)FSi相互連接在一起，控制信號(hào)FS 2相互 連接在一起，…，控制信號(hào)FSm相互連接在一起，控制信號(hào)巧i相互連接在一起，控制信號(hào) 巧2相互連接在一起，…，控制信號(hào)?^。1相互連接在一起；然后按權(quán)利要求3所述的步驟 2. 1-2. 3,實(shí)現(xiàn)對(duì)多比特SRAM單元同時(shí)進(jìn)行寫入和讀取操作，按所述步驟2. 4對(duì)所有SRAM 存儲(chǔ)陣列暫停不用。
【文檔編號(hào)】G06F3/06GK105988714SQ201510052367
【公開日】2016年10月5日
【申請(qǐng)日】2015年2月1日
【發(fā)明人】佘曉軒
【申請(qǐng)人】復(fù)旦大學(xué)