半導(dǎo)體集成電路裝置及電子設(shè)備、電路的控制方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體集成電路裝置及電子設(shè)備、電路的控制方法。所述半導(dǎo)體集成電路裝置具備：串行信號(hào)輸入端子，其被輸入指令；控制信號(hào)輸入端子，其被輸入控制信號(hào)；電路塊，其在所述控制信號(hào)被激活的情況下，對(duì)自身是否通過(guò)在所述指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，實(shí)施通過(guò)所述指令而被指定的動(dòng)作。
【專利說(shuō)明】
半導(dǎo)體集成電路裝置及電子設(shè)備、電路的控制方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種內(nèi)置有串行地輸入數(shù)據(jù)的串行接口電路的半導(dǎo)體集成電路裝置(1C)，并且還涉及一種使用了這種半導(dǎo)體集成電路裝置的電子設(shè)備等。
技術(shù)背景
[0002]例如，在對(duì)被內(nèi)置于半導(dǎo)體集成電路裝置中的儲(chǔ)存器等裝置進(jìn)行測(cè)試，或者向被內(nèi)置于半導(dǎo)體集成電路裝置中的非易失性儲(chǔ)存器寫入數(shù)據(jù)時(shí)，為了用較少的輸入端子來(lái)向半導(dǎo)體集成電路裝置輸入數(shù)據(jù)，而使用了串行接口電路。
[0003]—直以來(lái)，被連接于半導(dǎo)體集成電路裝置的輸入端子的串行接口控制電路基于從外部供給的串行信號(hào)，而實(shí)施被內(nèi)置于半導(dǎo)體集成電路裝置中的各個(gè)宏(具有特定的功能的電路塊)的選擇以及外部與宏(macro)之間的通信的控制。
[0004]在該種情況下，串行接口控制電路需要始終掌握通信的狀態(tài)，以恰當(dāng)?shù)貙?shí)施串行接口動(dòng)作的控制。因此，在對(duì)半導(dǎo)體集成電路裝置進(jìn)行設(shè)計(jì)時(shí)，需要預(yù)先規(guī)定外部與宏之間的串行通信的規(guī)范，并基于此來(lái)對(duì)串行接口控制電路進(jìn)行設(shè)計(jì)。但是，在針對(duì)每個(gè)宏而實(shí)施特殊的控制的情況下，存在串行接口控制電路變得復(fù)雜從而使設(shè)計(jì)變得困難，串行通信的時(shí)間也會(huì)變長(zhǎng)等問(wèn)題。
[0005]作為關(guān)聯(lián)的技術(shù)，在專利文獻(xiàn)I中，公開(kāi)了高效且高精度地對(duì)被搭載于嵌入式儲(chǔ)存器邏輯集成電路等中的多個(gè)DRAM宏單元等進(jìn)行測(cè)試的技術(shù)。該半導(dǎo)體集成電路裝置搭載有分別具有測(cè)試電路的多個(gè)宏單元，所述測(cè)試電路對(duì)被賦予給對(duì)應(yīng)的宏單元的識(shí)別號(hào)進(jìn)行識(shí)另IJ，并且通過(guò)指定識(shí)別號(hào)從而能夠選擇性地實(shí)施針對(duì)所對(duì)應(yīng)的宏單元的功能試驗(yàn)。
[0006]但是，專利文件I的發(fā)明以相同的多個(gè)宏單元為前提，各宏單元基于共通的接口規(guī)范而實(shí)施通信。因此，如果宏單元不同則需要重新設(shè)計(jì)邏輯部(串行接口控制電路)。此外，并沒(méi)有設(shè)想針對(duì)多個(gè)宏單元中的每個(gè)宏單元實(shí)施不同的控制的情況。
[0007]此外，在專利文獻(xiàn)2中公開(kāi)了一種能夠容易在短時(shí)間內(nèi)可靠地實(shí)施內(nèi)置的宏單元的觀測(cè)的半導(dǎo)體集成電路。該半導(dǎo)體集成電路具備:多個(gè)宏單元;輸入輸出部，其與外部端子之間實(shí)施由預(yù)定的位數(shù)構(gòu)成的測(cè)試用數(shù)據(jù)的輸入，并且向外部端子輸出從宏單元讀取的輸出數(shù)據(jù)，該半導(dǎo)體集成電路還針對(duì)每個(gè)宏單元而具備測(cè)試專用電路(例如移位寄存器)，所述測(cè)試專用電路將從輸入輸出部輸入的測(cè)試用數(shù)據(jù)向宏單元供給，并將從宏單元輸出的輸出用數(shù)據(jù)向輸入輸出部傳送。
[0008]但是，在專利文獻(xiàn)2的半導(dǎo)體集成電路中，多個(gè)宏單元的輸入端子或輸出端子被串聯(lián)，每次與外部之間實(shí)施通信時(shí)，數(shù)據(jù)都會(huì)經(jīng)由所有的輸入端子或輸出端子。因此，配線圖案會(huì)變長(zhǎng)。此外，由于需要考慮到通信對(duì)象外的宏單元的狀態(tài)而向作為通信對(duì)象的宏單元供給數(shù)據(jù)，因此宏單元的控制變得復(fù)雜。
[0009]專利文獻(xiàn)1:日本特開(kāi)2001-101900號(hào)公報(bào)(權(quán)利要求1、圖5)。
[0010]專利文獻(xiàn)2:日本特開(kāi)平8-254570號(hào)公報(bào)(權(quán)利要求1、圖1)。
【發(fā)明內(nèi)容】
[0011]在此，鑒于上述的點(diǎn)，本發(fā)明的第一目的在于，能夠在無(wú)需對(duì)被包括在半導(dǎo)體集成電路中的各個(gè)電路塊進(jìn)行復(fù)雜的控制的條件下，高效地與外部之間實(shí)施串行接口動(dòng)作。此夕卜，本發(fā)明的第二目的在于，提供一種使用了這種半導(dǎo)體集成電路裝置的電子設(shè)備等。
[0012]本發(fā)明的一種觀點(diǎn)所涉及的半導(dǎo)體集成電路裝置具備:串行信號(hào)輸入端子，其被輸入指令;控制信號(hào)輸入端子，其被輸入控制信號(hào)；電路塊，其在所述控制信號(hào)被激活的情況下，對(duì)自身是否通過(guò)在所述指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，實(shí)施通過(guò)所述指令而被指定的動(dòng)作。
[0013]本發(fā)明的其他觀點(diǎn)所涉及的半導(dǎo)體集成電路裝置具備:電路塊，其在使能信號(hào)被激活時(shí)將忙信號(hào)設(shè)為激活，并且在使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)在被輸入至串行信號(hào)輸入端子的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)維持忙信號(hào)的激活，并且實(shí)施通過(guò)指令而被指定的動(dòng)作;控制電路，其在控制信號(hào)被激活時(shí)將使能信號(hào)設(shè)為激活，并且在忙信號(hào)被無(wú)效時(shí)將使能信號(hào)設(shè)為無(wú)效。
[0014]此外，本發(fā)明的其他觀點(diǎn)所涉及的半導(dǎo)體集成電路裝置具備:電路塊，其在使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)在被輸入至串行信號(hào)輸入端子的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將忙信號(hào)設(shè)為激活，并且實(shí)施通過(guò)指令而被指定的動(dòng)作;控制電路，其在控制信號(hào)被激活時(shí)將使能信號(hào)設(shè)為激活，并且在忙信號(hào)被無(wú)效時(shí)將使能信號(hào)設(shè)為無(wú)效。
[0015]根據(jù)本發(fā)明的觀點(diǎn)，由于只需根據(jù)從電路塊輸出的忙信號(hào)而對(duì)串行接口動(dòng)作進(jìn)行控制即可，因此無(wú)需在整個(gè)半導(dǎo)體集成電路裝置中整合串行通信的規(guī)范。因此，能夠在無(wú)需對(duì)各個(gè)電路塊實(shí)施復(fù)雜的控制的條件下，高效地與外部之間實(shí)施串行接口動(dòng)作。此外，由于能夠針對(duì)各個(gè)電路塊而獨(dú)立地設(shè)定最佳的串行通信的規(guī)范，因此也能夠進(jìn)行特殊的控制。而且，由于能夠?qū)⒋行盘?hào)的長(zhǎng)度設(shè)為所必需的最小限度，因此能夠縮短串行通信的時(shí)間。
[0016]也可以采用如下的方式，S卩，電路塊在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，在一系列的串行信號(hào)被輸入的期間經(jīng)過(guò)之后將忙信號(hào)設(shè)為無(wú)效。在該種情況下，與半導(dǎo)體集成電路裝置實(shí)施通信的外部電路能夠確認(rèn)電路塊已經(jīng)獲取了一系列的串行信號(hào)的情況，并迅速地向邏輯電路或其他的電路塊的控制轉(zhuǎn)移。
[0017]或者，也可以采用如下的方式，S卩，電路塊在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，在通過(guò)指令而被指定的動(dòng)作結(jié)束之后將忙信號(hào)設(shè)為無(wú)效。在該種情況下，與半導(dǎo)體集成電路裝置實(shí)施通信的外部電路能夠確認(rèn)電路塊已結(jié)束了動(dòng)作的情況，并使該電路塊實(shí)施下一個(gè)動(dòng)作。
[0018]或者，也可以采用如下的方式，S卩，電路塊在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，在使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)在被輸入至串行信號(hào)輸入端子的第二指令中所包含的第二識(shí)別碼而被選擇進(jìn)行判斷，在判斷為未通過(guò)第二識(shí)別碼而被選擇的情況下，將忙信號(hào)設(shè)為無(wú)效。在該種情況下，與半導(dǎo)體集成電路裝置實(shí)施通信的外部電路能夠?qū)⒌刂贰?shù)據(jù)向同一電路塊反復(fù)發(fā)送。
[0019]也可以采用如下的方式，S卩，半導(dǎo)體集成電路裝置具備多個(gè)電路塊，多個(gè)電路塊在各自的使能信號(hào)被激活時(shí)，對(duì)是否通過(guò)識(shí)別碼而被選擇進(jìn)行判斷，在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將各自的忙信號(hào)設(shè)為激活，并且實(shí)施通過(guò)指令而被指定的動(dòng)作，控制電路在多個(gè)電路塊內(nèi)的任意一個(gè)電路塊將忙信號(hào)設(shè)為激活時(shí)，將向其他的電路塊供給的使能信號(hào)設(shè)為無(wú)效。在該種情況下，能夠使未被選擇的電路塊的動(dòng)作停止。
[0020]此外，也可以采用如下的方式，S卩，控制電路在通常動(dòng)作模式下不會(huì)檢測(cè)到控制信號(hào)的激活。在該種情況下，能夠防止在通常動(dòng)作模式下，半導(dǎo)體集成電路裝置錯(cuò)誤地轉(zhuǎn)變?yōu)閷?shí)施電路塊的測(cè)試的測(cè)試模式的情況。
[0021]例如，也可以采用如下的方式，S卩，半導(dǎo)體集成電路裝置還具備控制信號(hào)生成電路，所述控制信號(hào)生成電路在被施加于信號(hào)輸入端子上的電位與高電位側(cè)的電源電位之差大于預(yù)定的值，或者低電位側(cè)的電源電位與被施加于信號(hào)輸入端子上的電位之差大于預(yù)定的值時(shí)，將控制信號(hào)設(shè)為激活。在此情況下，即使不新設(shè)控制信號(hào)輸入端子，僅通過(guò)對(duì)被施加于現(xiàn)有的信號(hào)輸入端子上的電位進(jìn)行控制，便能夠使半導(dǎo)體集成電路裝置轉(zhuǎn)變?yōu)闇y(cè)試模式。
[0022]或者，也可以采用如下的方式，S卩，半導(dǎo)體集成電路裝置還具備控制信號(hào)生成電路，所述控制信號(hào)生成電路在所施加的電源電壓大于預(yù)定的值時(shí)，將控制信號(hào)設(shè)為激活。在該種情況下，即使不新設(shè)控制信號(hào)輸入端子，僅通過(guò)對(duì)電源電壓進(jìn)行控制，便能夠使半導(dǎo)體集成電路裝置轉(zhuǎn)變?yōu)闇y(cè)試模式。
[0023]而且，本發(fā)明的一種觀點(diǎn)所涉及的電子設(shè)備具備上述任意的半導(dǎo)體集成電路裝置。由此，能夠提供一種使內(nèi)置于半導(dǎo)體集成電路裝置中的電路塊的串行接口動(dòng)作的控制較為容易的電子設(shè)備。
[0024]而且，本發(fā)明的一種觀點(diǎn)所涉及的電路的控制方法中，在所輸入的控制信號(hào)被激活的情況下，對(duì)電路自身是否通過(guò)在所輸入的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為電路自身通過(guò)所述識(shí)別碼而被選擇了的情況下，實(shí)施通過(guò)所述指令而被指定的動(dòng)作。
【附圖說(shuō)明】
[0025]圖1為表示本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的一部分的結(jié)構(gòu)例的圖。
[0026]圖2為表示圖1所示的半導(dǎo)體集成電路裝置的動(dòng)作例的時(shí)序圖。
[0027 ]圖3為表示本發(fā)明的第二實(shí)施方式中的串行I /F電路的結(jié)構(gòu)例的電路圖。
[0028]圖4為表不圖3所不的串彳丁I/F電路的動(dòng)作例的時(shí)序圖。
[0029]圖5為表示本發(fā)明的第三實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的結(jié)構(gòu)例的電路圖。
[0030]圖6為表示圖5所示的半導(dǎo)體集成電路裝置的第一動(dòng)作例的時(shí)序圖。
[0031]圖7為表示圖5所示的半導(dǎo)體集成電路裝置的第一動(dòng)作例的流程圖。
[0032]圖8為表示第一動(dòng)作例中的串行信號(hào)與動(dòng)作內(nèi)容之間的關(guān)系的圖。
[0033]圖9為表示圖5所示的半導(dǎo)體集成電路裝置的第二動(dòng)作例的時(shí)序圖。
[0034]圖10為表示圖5所示的半導(dǎo)體集成電路裝置的第二動(dòng)作例的流程圖。
[0035]圖11為表示第二動(dòng)作例中的串行信號(hào)與動(dòng)作內(nèi)容之間的關(guān)系的圖。
[0036]圖12為表示控制信號(hào)生成電路的第一示例的電路圖。
[0037]圖13為用于對(duì)圖12所示的控制信號(hào)生成電路的動(dòng)作進(jìn)行說(shuō)明的圖。
[0038]圖14為表示控制信號(hào)生成電路的第二示例的電路圖。
[0039]圖15為用于對(duì)圖14所示的控制信號(hào)生成電路的動(dòng)作進(jìn)行說(shuō)明的圖。
[0040]圖16為表示控制信號(hào)生成電路的第三示例的電路圖。
[0041]圖17為用于對(duì)圖16所示的控制信號(hào)生成電路的動(dòng)作進(jìn)行說(shuō)明的圖。
[0042]圖18為表示本發(fā)明的一個(gè)實(shí)施方式所涉及的電子設(shè)備的結(jié)構(gòu)例的圖。
【具體實(shí)施方式】
[0043]以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說(shuō)明。另外，對(duì)同一結(jié)構(gòu)要素標(biāo)記同一參照符號(hào)，并省略重復(fù)的說(shuō)明。
[0044]第一實(shí)施方式
[0045]圖1為表示本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的一部分的結(jié)構(gòu)例的圖。如圖1所示，半導(dǎo)體集成電路裝置包括串行I/F(接口)控制電路(在以下，也簡(jiǎn)稱為“控制電路”)10、邏輯電路20、作為具有特定的功能的電路塊的宏31、選擇電路40 ο此外，半導(dǎo)體集成電路裝置具有復(fù)位信號(hào)輸入端子(焊盤)P1、串行信號(hào)輸入端子P2、時(shí)鐘信號(hào)輸入端子P3、數(shù)據(jù)輸出端子P4，還可以具有控制信號(hào)輸入端子P5。
[0046]例如，控制電路10包括單側(cè)反相輸入的OR(或)電路11』勵(lì)1?(同或)電路12、勵(lì)1?(或非)電路13?？刂齐娐?0根據(jù)串行接口控制信號(hào)(在以下，也簡(jiǎn)稱為“控制信號(hào)”)，而單獨(dú)地對(duì)半導(dǎo)體集成電路裝置的內(nèi)部電路與IC測(cè)試器等外部電路之間的串行接口動(dòng)作進(jìn)行控制?？刂菩盘?hào)從外部電路向控制信號(hào)輸入端子P5被供給，或者在半導(dǎo)體集成電路裝置內(nèi)被生成。
[0047]邏輯電路20例如通過(guò)組合電路或時(shí)序電路而被構(gòu)成，并且針對(duì)所輸入的串行信號(hào)(串行數(shù)據(jù))實(shí)施邏輯運(yùn)算，并將由此而得到的數(shù)據(jù)輸出。此外，宏31包括串行I/F(接口)電路3、儲(chǔ)存器I等功能裝置。在以下，作為一個(gè)示例，對(duì)功能裝置為非易失性存儲(chǔ)器的情況進(jìn)行說(shuō)明。在串行I/F電路3與存儲(chǔ)器I之間傳輸并行信號(hào)。
[0048]串行信號(hào)輸入端子P2被輸入向邏輯電路20供給的串行數(shù)據(jù)或者向宏31供給的串行信號(hào)。在該示例中，向宏31供給的串行信號(hào)包括:包含識(shí)別碼的8位的指令;8位的地址;和8位的數(shù)據(jù)。
[0049]邏輯電路20以及宏31在從外部電路輸入至復(fù)位信號(hào)輸入端子Pl的復(fù)位信號(hào)被激活為低電平的期間內(nèi)被復(fù)位。此時(shí)，宏31的串行I/F電路3將忙信號(hào)BSYl無(wú)效為低電平。當(dāng)復(fù)位信號(hào)被無(wú)效為高電平時(shí)，邏輯電路20以及宏31的復(fù)位將被解除。
[0050]在控制信號(hào)以及忙信號(hào)BSYl被無(wú)效為低電平時(shí)，控制電路10將向邏輯電路20供給的使能信號(hào)ENO激活為高電平，并且將向宏31供給的使能信號(hào)ENl無(wú)效為低電平。由此，半導(dǎo)體集成電路裝置被設(shè)定為通常動(dòng)作模式。
[0051 ] 例如，在控制電路1中，NOR電路13的第一輸入端子被輸入低電平的忙信號(hào)BSYl，并且NOR電路13的第二輸入端子被輸入低電平的控制信號(hào)，從而NOR電路13輸出高電平的使能信號(hào)ENO。此外，OR電路11的反相輸入端子被輸入低電平的控制信號(hào)，從而OR電路11輸出高電平的信號(hào)。由于忙信號(hào)BSYl為低電平，因此ENOR電路12輸出低電平的使能信號(hào)ENl。
[0052]在此狀態(tài)下，宏31停止動(dòng)作，而邏輯電路20根據(jù)從外部電路分別輸入至串行信號(hào)輸入端子P2以及時(shí)鐘信號(hào)輸入端子P3的串行數(shù)據(jù)以及時(shí)鐘信號(hào)而進(jìn)行動(dòng)作。由于忙信號(hào)BSYl被無(wú)效，因此選擇電路40將從邏輯電路20輸出的數(shù)據(jù)向數(shù)據(jù)輸出端子P4供給。
[0053]在控制信號(hào)被激活為高電平時(shí)，控制電路10將向邏輯電路20供給的使能信號(hào)ENO無(wú)效為低電平，且將向宏31供給的使能信號(hào)ENl激活為高電平。由此，半導(dǎo)體集成電路裝置轉(zhuǎn)變?yōu)闇y(cè)試模式。
[0054]例如，在控制電路1中，NOR電路13的第二輸入端子被輸入高電平的控制信號(hào)，從而NOR電路13輸出低電平的使能信號(hào)ENO ο此外，OR電路11的反相輸入端子被輸入高電平的控制信號(hào)，并且OR電路11的非反相輸入端子被輸入低電平的忙信號(hào)BSYl，從而OR電路11輸出低電平的信號(hào)。因此，ENOR電路12輸出高電平的使能信號(hào)ENl。
[0055]在此狀態(tài)下，邏輯電路20停止動(dòng)作，而宏31將忙信號(hào)BSYl激活為高電平，從而轉(zhuǎn)變?yōu)榇行盘?hào)的待機(jī)模式。如果串行信號(hào)從外部電路輸入至串行信號(hào)輸入端子P2，則在使能信號(hào)ENl被激活時(shí)，宏31對(duì)是否通過(guò)在被輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。
[0056]宏31在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)維持忙信號(hào)BSYl的激活，且實(shí)施通過(guò)指令而被指定的動(dòng)作。由此，能夠?qū)嵤﹥?chǔ)存器I的測(cè)試、數(shù)據(jù)向儲(chǔ)存器I的寫入。由于忙信號(hào)BSYl被激活，因此選擇電路40將從宏31輸出的數(shù)據(jù)向數(shù)據(jù)輸出端子P4供給。另一方面，宏31在判斷為未通過(guò)識(shí)別碼而被選擇的情況下，將忙信號(hào)BSYl無(wú)效為低電平并停止動(dòng)作。
[0057]例如，在宏31中，串行I/F電路3在使能信號(hào)ENl被激活時(shí)將忙信號(hào)BSYl設(shè)為激活。此外，在儲(chǔ)存器I的儲(chǔ)存區(qū)域的一部分中存儲(chǔ)有被分配給宏31的識(shí)別碼。串行I/F電路3通過(guò)對(duì)在從外部電路輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼與被儲(chǔ)存在儲(chǔ)存器I中的識(shí)別碼進(jìn)行比較，從而對(duì)宏31是否通過(guò)在指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。由此，僅被選擇的宏能夠?qū)嵤┩ㄟ^(guò)指令而被指定的動(dòng)作。
[0058]串行I/F電路3在判斷為宏31被選擇了的情況下，根據(jù)在被輸入至串行信號(hào)輸入端子P2的一系列的串行信號(hào)中所包含的指令、地址或數(shù)據(jù)，以及被輸入至?xí)r鐘信號(hào)輸入端子P3的時(shí)鐘信號(hào)，而使儲(chǔ)存器I進(jìn)行動(dòng)作。
[0059]例如，在指令為寫入命令的情況下，串行I/F電路3向儲(chǔ)存器I中通過(guò)8位的地址而被指定的一組存儲(chǔ)器單元寫入8位的數(shù)據(jù)?；蛘?，在指令為讀取命令的情況下，串行I/F電路3從儲(chǔ)存器I中通過(guò)8位的地址而被指定的一組儲(chǔ)存器單元中讀取8位的數(shù)據(jù)。
[0060]即使在忙信號(hào)BSYl被激活之后，控制信號(hào)被無(wú)效為低電平，控制電路10在忙信號(hào)BSYl被激活的期間內(nèi)也會(huì)令使能信號(hào)ENl的激活繼續(xù)。例如，在控制電路10中，N0R電路13的第一輸入端子被輸入高電平的忙信號(hào)BSYl，從而NOR電路13輸出低電平的使能信號(hào)ENOt^b夕卜，OR電路11的非反相輸入端子被輸入高電平的忙信號(hào)BSYl，從而OR電路11輸出高電平的信號(hào)。因此，ENOR電路12輸出高電平的使能信號(hào)ENl。
[0061]在判斷為宏31被選擇了的情況下，串行I/F電路3可以在一系列的串行信號(hào)被輸入的期間經(jīng)過(guò)之后將忙信號(hào)BSYl設(shè)為無(wú)效。在此情況下，外部電路能夠確認(rèn)宏31已經(jīng)獲取了一系列的串行信號(hào)的情況，并迅速地向邏輯電路20或其他宏的控制轉(zhuǎn)移?；蛘?，串行I/F電路3也可以在通過(guò)指令而被指定的動(dòng)作結(jié)束之后將忙信號(hào)BSYl設(shè)為無(wú)效。在此情況下，外部電路能夠確認(rèn)宏31已結(jié)束了動(dòng)作的情況，并使宏31實(shí)施下一個(gè)動(dòng)作。
[0062]或者，也可以采用如下的方式，S卩，串行I/F電路3在使能信號(hào)ENl被激活時(shí)，對(duì)宏31是否通過(guò)在從外部電路輸入至串行信號(hào)輸入端子P2的第二指令中所包含的第二識(shí)別碼而被選擇進(jìn)行判斷，在判斷為宏31未通過(guò)第二識(shí)別碼而被選擇的情況下，將忙信號(hào)BSYl設(shè)為無(wú)效。在該情況下，外部電路能夠向同一宏反復(fù)發(fā)送地址、數(shù)據(jù)。
[0063]控制電路10在忙信號(hào)BSYl被無(wú)效時(shí)，將向邏輯電路20供給的使能信號(hào)ENO激活為高電平，且將向宏31供給的使能信號(hào)ENl無(wú)效為低電平。由此，半導(dǎo)體集成電路裝置返回至通常動(dòng)作模式。
[0064]例如，在控制電路10中，N0R電路13的第一輸入端子被輸入低電平的忙信號(hào)BSYl，且NOR電路13的第二輸入端子被輸入低電平的控制信號(hào)，從而NOR電路13輸出高電平的使能信號(hào)ENO。此外，OR電路11的反相輸入端子被輸入低電平的控制信號(hào)，從而OR電路11輸出高電平的信號(hào)。由于忙信號(hào)BSYl為低電平，因此ENOR電路12輸出低電平的使能信號(hào)ENl。
[0065]第一實(shí)施方式的動(dòng)作例
[0066]圖2為表示圖1所示的半導(dǎo)體集成電路裝置的動(dòng)作例的時(shí)序圖。如圖2所示，在剛剛接通電源之后，復(fù)位信號(hào)被激活為低電平，從而向邏輯電路20供給的使能信號(hào)ENO被激活為高電平，且向宏31供給的使能信號(hào)ENl被無(wú)效為低電平。當(dāng)復(fù)位被解除時(shí)，邏輯電路20將根據(jù)從外部電路輸入的串行數(shù)據(jù)以及時(shí)鐘信號(hào)而進(jìn)行動(dòng)作(通常動(dòng)作模式)。
[0067]之后，當(dāng)控制信號(hào)被激活為高電平時(shí)，控制電路10將向邏輯電路20供給的使能信號(hào)ENO無(wú)效為低電平，且將向宏31供給的使能信號(hào)ENl激活為高電平。由此，宏31的串行I/F電路3將忙信號(hào)BSYl激活為高電平?？刂菩盘?hào)在忙信號(hào)BSYl被激活之后被無(wú)效。
[0068]串行I/F電路3在判斷為宏3通過(guò)在從外部電路輸入的指令Cl[7:0]中的識(shí)別碼而被選擇了的情況下，根據(jù)指令Cl[7:0]、地址W[7:0]或數(shù)據(jù)DI[7:0]以及時(shí)鐘信號(hào)，而使儲(chǔ)存器I進(jìn)行動(dòng)作。
[0069]例如，在指令CI[ 7:0 ]為寫入命令的情況下，串行I/F電路3向儲(chǔ)存器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[7:0]?；蛘?，在指令Cl[7:0]為讀取命令的情況下，串行I/F電路3從儲(chǔ)存器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元中讀取8位的數(shù)據(jù)。
[0070]串行I/F電路3在使能信號(hào)ENl被激活時(shí)，對(duì)宏31是否通過(guò)在從外部電路輸入的第二指令C2[7:0]中所包含的第二識(shí)別碼而被選擇進(jìn)行判斷，在判斷為宏31未被選擇的情況下，將忙信號(hào)BSYl設(shè)為無(wú)效。
[0071]控制電路10在忙信號(hào)BSYl被無(wú)效時(shí)，將向邏輯電路20供給的使能信號(hào)ENO激活為高電平，且將向宏31供給的使能信號(hào)ENl無(wú)效為低電平。由此，邏輯電路20根據(jù)從外部電路輸入的串行數(shù)據(jù)以及時(shí)鐘信號(hào)而進(jìn)行動(dòng)作(通常動(dòng)作模式)。
[0072]根據(jù)本實(shí)施方式，由于只需基于從宏31輸出的忙信號(hào)BSYl而對(duì)串行接口動(dòng)作進(jìn)行控制即可，因此無(wú)需在整個(gè)半導(dǎo)體集成電路裝置中整合串行通信的規(guī)范。因此，能夠在無(wú)需對(duì)各個(gè)宏進(jìn)行復(fù)雜的控制的條件下，高效地與外部之間實(shí)施串行接口動(dòng)作。此外，由于能夠針對(duì)各個(gè)宏而獨(dú)立地設(shè)定最佳的串行通信的規(guī)范，因此也能夠進(jìn)行特殊的控制。而且，由于能夠?qū)⒋行盘?hào)的長(zhǎng)度設(shè)為所必需的最小限度，因此能夠縮短串行通信的時(shí)間。
[0073]第二實(shí)施方式
[0074]圖3為表示本發(fā)明的第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置中的串行I/F電路的一部分的結(jié)構(gòu)例的電路圖。此外，圖4為表示圖3所示的串行I / F電路的動(dòng)作例的時(shí)序圖。
[0075]在第二實(shí)施方式中，宏31(圖1)并不是響應(yīng)使能信號(hào)ENl的激活而將忙信號(hào)BSYl設(shè)為激活，而是在判斷為通過(guò)在被輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將忙信號(hào)BSYl設(shè)為激活。除此以外的點(diǎn)，第二實(shí)施方式與第一實(shí)施方式相同。
[0076]圖3所示的串行I/F電路3a包括AND(與)電路51?53、觸發(fā)器54以及55、EN0R電路56?58、單側(cè)反相輸入的AND電路61?63、逆變器64?66。而且，串行I/F電路3a還包括指令鎖存用的觸發(fā)器FlO?F19、地址鎖存用的觸發(fā)器F20?F29和數(shù)據(jù)鎖存用的觸發(fā)器F30?F39。
[0077]復(fù)位狀態(tài)
[0078]向AND電路51的第一輸入端子輸入觸發(fā)器55的輸出信號(hào)，并向AND電路51的第二輸入端子輸入復(fù)位信號(hào)。因此，AND電路51在復(fù)位信號(hào)被激活為低電平時(shí)，將低電平的輸出信號(hào)向觸發(fā)器54的反相復(fù)位端子X(jué)R輸出。由此，觸發(fā)器54被復(fù)位，并將串行使能信號(hào)SEN無(wú)效為低電平。低電平的串行使能信號(hào)SEN被施加在觸發(fā)器55的反相置位端子X(jué)S上，從而觸發(fā)器55被置位并輸出高電平的輸出信號(hào)。
[0079]向AND電路61的非反相輸入端子輸入低電平的串行使能信號(hào)SEN，并向AND電路61的反相輸入端子輸入數(shù)據(jù)結(jié)束信號(hào)Dend。因此，AND電路61將指令使能信號(hào)CEN無(wú)效為低電平。低電平的指令使能信號(hào)CEN被施加于觸發(fā)器FlO的反相置位端子X(jué)S以及觸發(fā)器Fll?F19的反相復(fù)位端子X(jué)R。由此，觸發(fā)器FlO被置位，并輸出高電平的信號(hào)(指令的初始值)。此外，觸發(fā)器Fll?F19被復(fù)位，從而指令結(jié)束信號(hào)Cend被無(wú)效為低電平。因此，忙信號(hào)BSYl也被無(wú)效為低電平。
[0080]低電平的指令結(jié)束信號(hào)Cend被施加于觸發(fā)器F20的反相置位端子X(jué)S以及觸發(fā)器F21?F29的反相復(fù)位端子X(jué)R。由此，觸發(fā)器F20被置位，并輸出高電平的信號(hào)(地址的初期值)。此外，觸發(fā)器F21?F29被復(fù)位，從而地址結(jié)束信號(hào)Wend被無(wú)效為低電平。
[0081]低電平的地址結(jié)束信號(hào)Wend被施加于觸發(fā)器F30的反相置位端子X(jué)S以及觸發(fā)器F31?F39的反相復(fù)位端子X(jué)R。由此，觸發(fā)器F30被置位，并輸出高電平的信號(hào)(數(shù)據(jù)的初期值)。此外，觸發(fā)器F31?F39被復(fù)位，從而數(shù)據(jù)結(jié)束信號(hào)Dend被無(wú)效為低電平。
[0082]向AND電路62的非反相輸入端子輸入時(shí)鐘信號(hào)，并向AND電路62的反相輸入端子輸入低電平的指令結(jié)束信號(hào)Cend。因此，AND電路62輸出時(shí)鐘信號(hào)。向AND電路63的非反相輸入端子輸入時(shí)鐘信號(hào)，并向AND電路63的反相輸入端子輸入低電平的地址結(jié)束信號(hào)Wend。因此，AND電路63輸出時(shí)鐘信號(hào)。
[0083]指令的鎖存
[0084]由于當(dāng)復(fù)位信號(hào)被無(wú)效為高電平時(shí)，AND電路51的輸出信號(hào)成為高電平，因此觸發(fā)器54的復(fù)位被解除。由于觸發(fā)器54的數(shù)據(jù)輸入端子D被輸入高電平的電位VH，因此當(dāng)使能信號(hào)ENl被激活為高電平時(shí)，觸發(fā)器54將串行使能信號(hào)SEN激活為高電平。由此，觸發(fā)器55的置位被解除，并且AND電路61將指令使能信號(hào)CEN激活為高電平。
[0085]因此，觸發(fā)器FlO的置位被解除，并且觸發(fā)器Fll?F19的復(fù)位被解除。觸發(fā)器FlO?Fl 8與時(shí)鐘信號(hào)的上升沿同步地依次對(duì)指令C [7:0]進(jìn)行鎖存。在指令使能信號(hào)CEN被激活為高電平之后，于時(shí)鐘信號(hào)的第八個(gè)脈沖的上升沿的定時(shí)，觸發(fā)器FlO?F17分別對(duì)指令C[0]?C[7]進(jìn)行鎖存，觸發(fā)器F18對(duì)高電平的信號(hào)(指令的初始值)進(jìn)行鎖存。觸發(fā)器F19在指令使能信號(hào)CEN被激活為高電平之后，于時(shí)鐘信號(hào)的第八個(gè)脈沖的下降沿的定時(shí)，將指令結(jié)束信號(hào)Cend激活為高電平。因此，AND電路62的輸出信號(hào)變?yōu)榈碗娖健?br>[0086]在此，指令C[5]?C[7]相當(dāng)于用于選擇宏的識(shí)別碼。此外，在儲(chǔ)存器1(圖1)中儲(chǔ)存有被分配給宏31的識(shí)別碼S5?S7AN0R電路56?58將指令C[5]?C[7]分別與識(shí)別碼S5?S7進(jìn)行比較，若兩者一致，則將表示比較結(jié)果的信號(hào)設(shè)為高電平，若兩者不一致，則將表示比較結(jié)果的信號(hào)設(shè)為低電平。AND電路53在所有的表示比較結(jié)果的信號(hào)為高電平時(shí)，將選擇信號(hào)SEL激活為高電平。觸發(fā)器55在指令結(jié)束信號(hào)Cend被激活為高電平的定時(shí)，對(duì)選擇信號(hào)SEL進(jìn)行鎖存。
[0087]向AND電路52的第一輸入端子輸入被觸發(fā)器55鎖存的選擇信號(hào)SEL，并向AND電路52的第二輸入端子輸入指令結(jié)束信號(hào)Cend。因此，AND電路52在被觸發(fā)器55鎖存的選擇信號(hào)SEL以及指令結(jié)束信號(hào)Cend被激活為高電平時(shí)，將忙信號(hào)BSYl激活為高電平。另外，在被觸發(fā)器55鎖存的選擇信號(hào)SEL為低電平的情況下，忙信號(hào)BSYl不被激活。
[0088]地址的鎖存
[0089]由于指令結(jié)束信號(hào)Cend被激活為高電平，從而觸發(fā)器F20的置位被解除，并且觸發(fā)器F21?F29的復(fù)位被解除。觸發(fā)器F20?F28與時(shí)鐘信號(hào)的上升沿同步地依次對(duì)地址W[7:0]進(jìn)行鎖存。
[0090]在指令結(jié)束信號(hào)Cend被激活為高電平之后，于時(shí)鐘信號(hào)的第八個(gè)脈沖的上升沿的定時(shí)，觸發(fā)器F20?F27分別對(duì)地址W[0]?W[7]進(jìn)行鎖存，并且觸發(fā)器28對(duì)高電平的信號(hào)(地址的初始值)進(jìn)行鎖存。觸發(fā)器29在指令結(jié)束信號(hào)Cend被激活為高電平之后，于時(shí)鐘信號(hào)的第八個(gè)脈沖的下降沿的定時(shí)，將地址結(jié)束信號(hào)Wend激活為高電平。因此，AND電路63的輸出信號(hào)變?yōu)榈碗娖健?br>[0091]數(shù)據(jù)的鎖存
[0092]由于地址結(jié)束信號(hào)Wend被激活為高電平，從而觸發(fā)器F30的置位被解除，并且觸發(fā)器F31?F39的復(fù)位被解除。觸發(fā)器F30?F38與時(shí)鐘信號(hào)的上升沿同步地依次對(duì)數(shù)據(jù)DI [ 7:O]進(jìn)行鎖存。
[0093]地址結(jié)束信號(hào)Wend被激活為高電平之后，于時(shí)鐘信號(hào)的第八個(gè)脈沖的上升沿的定時(shí)，觸發(fā)器F30?F37分別對(duì)數(shù)據(jù)DI[0]?DI[7]進(jìn)行鎖存，觸發(fā)器38對(duì)高電平的信號(hào)(數(shù)據(jù)的初始值)進(jìn)行鎖存。觸發(fā)器39在地址結(jié)束信號(hào)Wend被激活為高電平之后，于時(shí)鐘信號(hào)的第八個(gè)脈沖的下降沿的定時(shí)，將數(shù)據(jù)結(jié)束信號(hào)Dend激活為高電平。因此，AND電路61將指令使能信號(hào)CEN無(wú)效為低電平。
[0094]此外，串行I/F電路3a使存儲(chǔ)器I (圖1)進(jìn)行動(dòng)作。例如，串行I /F電路3a向存儲(chǔ)器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[7:0]。而且，觸發(fā)器F19被復(fù)位，從而將指令結(jié)束信號(hào)Cend無(wú)效為低電平。由此，忙信號(hào)BSY1、地址結(jié)束信號(hào)Wend以及數(shù)據(jù)結(jié)束信號(hào)Dend也被無(wú)效為低電平。此外，由于忙信號(hào)BSYl被無(wú)效，從而控制電路10(圖1)將使能信號(hào)ENl無(wú)效為低電平。
[0095]第二實(shí)施方式也能夠取得與第一實(shí)施方式相同的效果。此外，根據(jù)第二實(shí)施方式，由于即使在半導(dǎo)體集成電路裝置包括多個(gè)宏的情況下，多個(gè)忙信號(hào)也不會(huì)同時(shí)被激活，因此容易確定正在進(jìn)行動(dòng)作的宏。
[0096]第三實(shí)施方式
[0097]圖5為表示本發(fā)明的第三實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的一部分的結(jié)構(gòu)例的電路圖。此外，圖6為表示圖5所示的半導(dǎo)體集成電路裝置的第一動(dòng)作例的時(shí)序圖。
[0098]在第三實(shí)施方式中，半導(dǎo)體集成電路裝置包括串行I/F控制電路(在以下，簡(jiǎn)稱為“控制電路”)10a、多個(gè)宏(在圖5中，作為一個(gè)示例而圖示了宏31以及32)、緩沖電路71以及72，還可以還包括邏輯電路20以及緩沖電路70。關(guān)于除此以外的點(diǎn)，第三實(shí)施方式與第一實(shí)施方式或第二實(shí)施方式相同。
[0099]例如，控制電路1a包括OR電路14、EN0R電路15以及16、AND電路17以及18、N0R電路
19?？刂齐娐?a根據(jù)串行接口控制信號(hào)(在以下，簡(jiǎn)稱為“控制信號(hào)”)，而單獨(dú)地對(duì)半導(dǎo)體集成電路裝置的內(nèi)部電路與IC測(cè)試器等外部電路之間的串行接口動(dòng)作進(jìn)行控制。
[0100]宏32包括串行I/F(接口)電路4、儲(chǔ)存器2等裝置。在串行I/F(接口)電路4與儲(chǔ)存器2之間傳輸并行信號(hào)。串行信號(hào)輸入端子P2被輸入向邏輯電路20供給的串行信號(hào)(串行數(shù)據(jù))，或者向宏31或32供給的串行信號(hào)。
[0101]宏31以及32基于各自的串行通信的規(guī)范，而實(shí)施串行接口動(dòng)作。例如，宏31被供給包括8位的指令、8位的地址、8位的數(shù)據(jù)在內(nèi)的串行信號(hào)而進(jìn)行動(dòng)作，其中，所述8位的指令包含識(shí)別碼。另一方面，宏32被供給包括8位的指令、16位的地址、16位的數(shù)據(jù)在內(nèi)的串行信號(hào)而進(jìn)行動(dòng)作，其中，所述8位的指令包含識(shí)別碼。
[0102]緩沖電路70?72中的每一個(gè)均具有使能端子E，在被施加于使能端子E上的信號(hào)被激活為高電平時(shí)，將對(duì)被輸入至輸入端子的信號(hào)進(jìn)行緩沖并從輸出端子輸出。此外，緩沖電路70?72中的每一個(gè)在被施加于使能端子E上的信號(hào)被無(wú)效為低電平時(shí)，將輸出端子設(shè)為高阻抗?fàn)顟B(tài)。
[0103]宏31以及32在從外部電路被供給至復(fù)位信號(hào)輸入端子Pl的復(fù)位信號(hào)被激活為低電平的期間內(nèi)被復(fù)位。此時(shí)，串行I/F電路3以及4將忙信號(hào)BSYl以及BSY2分別無(wú)效為低電平。當(dāng)復(fù)位信號(hào)被無(wú)效為高電平時(shí)，宏31以及32的復(fù)位將被解除。
[0104]在控制信號(hào)以及所有的忙信號(hào)BSYl?BSY2被無(wú)效為低電平時(shí)，控制電路1a將向邏輯電路20供給的使能信號(hào)ENO激活為高電平，并且將分別向宏31以及32供給的使能信號(hào)ENl以及EN2無(wú)效為低電平。由此，半導(dǎo)體集成電路裝置被設(shè)定為通常動(dòng)作模式。
[0105]例如，在控制電路1a中，AND電路17以及18的第二輸入端子被輸入低電平的控制信號(hào)，從而AND電路17以及18分別輸出低電平的使能信號(hào)ENl以及EN2。此外，NOR電路19的兩個(gè)輸入端子分別被輸入低電平的使能信號(hào)ENl以及EN2，從而NOR電路19輸出高電平的使能信號(hào)ENO。
[0106]在此狀態(tài)下，宏31以及32停止動(dòng)作，而邏輯電路20根據(jù)從外部電路分別輸入至串行信號(hào)輸入端子P2以及時(shí)鐘信號(hào)輸入端子P3的串行數(shù)據(jù)以及時(shí)鐘信號(hào)而進(jìn)行動(dòng)作。由于使能信號(hào)ENO被激活，因此緩沖電路70將從邏輯電路20輸出的數(shù)據(jù)向數(shù)據(jù)輸出端子P4供給。
[0107]控制電路1a在控制信號(hào)被激活為高電平時(shí)，將分別向宏31以及32供給的使能信號(hào)ENl以及EN2激活為高電平，且將向邏輯電路20供給的使能信號(hào)ENO無(wú)效為低電平。由此，半導(dǎo)體集成電路裝置轉(zhuǎn)變?yōu)闇y(cè)試模式。
[0108]例如，在通常動(dòng)作模式下，控制電路1a的ENOR電路15以及16的輸出信號(hào)為高電平。因此，在控制信號(hào)被激活為高電平時(shí)，AND電路17以及18分別輸出高電平的使能信號(hào)ENl以及EN2。此外，NOR電路19的兩個(gè)輸入端子分別被輸入高電平的使能信號(hào)ENl以及EN2，從而NOR電路19輸出低電平的使能信號(hào)ENO。
[0109]在此狀態(tài)下，邏輯電路20停止動(dòng)作，而宏31以及32轉(zhuǎn)變?yōu)榇行盘?hào)的待機(jī)模式。宏31在使能信號(hào)ENl被激活時(shí)，對(duì)是否通過(guò)在從外部電路輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。
[0110]宏31在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將忙信號(hào)BSYl激活為高電平，且實(shí)施通過(guò)指令而被指定的動(dòng)作。另一方面，宏31在判斷為未通過(guò)識(shí)別碼而被選擇的情況下，將忙信號(hào)BSYl設(shè)為無(wú)效并使動(dòng)作停止。
[0111]例如，在宏31中，串行I/F電路3通過(guò)對(duì)在從外部電路輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼與被儲(chǔ)存在儲(chǔ)存器I中的識(shí)別碼進(jìn)行比較，從而對(duì)宏31是否通過(guò)在指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。
[0112]串行I/F電路3在判斷為宏31被選擇了的情況下，將忙信號(hào)BSYl設(shè)為激活。因此，緩沖電路71將從宏31輸出的數(shù)據(jù)供給至數(shù)據(jù)輸出端子P4。此外，串行I/F電路3根據(jù)在被輸入至串行信號(hào)輸入端子P2的一系列的串行信號(hào)中所包含的指令、地址或數(shù)據(jù)，以及被輸入至?xí)r鐘信號(hào)輸入端子P3的時(shí)鐘信號(hào)，而使儲(chǔ)存器I進(jìn)行動(dòng)作。
[0113]例如，在指令C[7:0 ]為寫入命令的情況下，串行I/F電路3向儲(chǔ)存器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[7:0]?；蛘?，在指令C[7:0]為讀取命令的情況下，串行I/F電路3從儲(chǔ)存器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元中讀取8位的數(shù)據(jù)。
[0114]同樣地，宏32也在使能信號(hào)EN2被激活時(shí)，對(duì)是否通過(guò)在從外部電路輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。宏32在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將忙信號(hào)BSY2激活為高電平，且實(shí)施通過(guò)指令而被指定的動(dòng)作。由此，能夠?qū)嵤﹥?chǔ)存器2的測(cè)試、數(shù)據(jù)向作為非易失性存儲(chǔ)器的儲(chǔ)存器2的寫入。另一方面，宏32在判斷為未通過(guò)識(shí)別碼而被選擇的情況下，將忙信號(hào)BSY2設(shè)為無(wú)效并使動(dòng)作停止。
[0115]例如，在宏32中，串行I/F電路4通過(guò)對(duì)在從外部電路輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼與被儲(chǔ)存在儲(chǔ)存器2中的識(shí)別碼進(jìn)行比較，從而對(duì)宏32是否通過(guò)在指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。
[0116]串行I/F電路4在判斷為宏32被選擇了的情況下，將忙信號(hào)BSY2設(shè)為激活。因此，緩沖電路72將從宏32輸出的數(shù)據(jù)供給至數(shù)據(jù)輸出端子P4。此外，串行I/F電路4根據(jù)在被輸入至串行信號(hào)輸入端子P2的一系列的串行信號(hào)中所包含的指令、地址或數(shù)據(jù)，以及被輸入至?xí)r鐘信號(hào)輸入端子P3的時(shí)鐘信號(hào)，而使儲(chǔ)存器2進(jìn)行動(dòng)作。
[0117]例如，在指令為寫入命令的情況下，串行I/F電路4向儲(chǔ)存器2中通過(guò)16位的地址被指定的一組儲(chǔ)存器單元寫入16位的數(shù)據(jù)?；蛘?，在指令為讀取命令的情況下，串行I/F電路4從儲(chǔ)存器2中通過(guò)16位的地址而被指定的一組儲(chǔ)存器單元中讀取16位的數(shù)據(jù)。
[0118]串行I/F電路3或4既可以在一系列的串行信號(hào)被輸入的期間經(jīng)過(guò)之后將忙信號(hào)BSYl或BSY2設(shè)為無(wú)效，也可以在通過(guò)指令而被指定的動(dòng)作結(jié)束之后將忙信號(hào)BSYl或BSY2設(shè)為無(wú)效。
[0119]控制電路1a在多個(gè)宏31以及32內(nèi)的任意一個(gè)宏將忙信號(hào)激活時(shí)，將向另一個(gè)宏供給的使能信號(hào)設(shè)為無(wú)效。例如，控制電路1a在從宏31輸出的忙信號(hào)BSYl被激活為高電平時(shí)，將向32供給的使能信號(hào)EN2設(shè)為無(wú)效。
[0120]在控制電路1a中，第一輸入端子被供給高電平的忙信號(hào)BSYl的OR電路14將公共忙信號(hào)BSYC激活為高電平。因此，ENOR電路15輸出高電平的信號(hào)，并且ENOR電路16輸出低電平的信號(hào)。其結(jié)果為，AND電路17維持使能信號(hào)ENl的激活，AND電路18將使能信號(hào)EN2無(wú)效為低電平。由此，能夠使未被選擇的宏32的動(dòng)作停止。
[0121]此外，控制電路1a在從多個(gè)宏31以及32內(nèi)的任意一個(gè)宏輸出的忙信號(hào)被無(wú)效時(shí)，使向另一個(gè)宏供給的使能信號(hào)再次激活。例如，控制電路1a在從宏31輸出的忙信號(hào)BSYl被無(wú)效為低電平時(shí)，使向宏32供給的使能信號(hào)EN2再次激活。由此，宏32也能夠?qū)κ欠裢ㄟ^(guò)識(shí)別碼而被選擇進(jìn)行判斷。
[0122]圖7為表示圖5所示的半導(dǎo)體集成電路裝置的第一動(dòng)作例的流程圖。在圖7的步驟Sll中，當(dāng)向半導(dǎo)體集成電路裝置接通電源電壓從而半導(dǎo)體集成電路裝置內(nèi)的各電路被復(fù)位時(shí)，所有的宏將忙信號(hào)BSY無(wú)效為低電平“O”。之后，控制信號(hào)被激活。
[0123]在步驟S12中，控制電路1a將向所有的宏供給的使能信號(hào)EN激活為高電平“I”。在步驟S13中，所有的宏對(duì)被輸入至串行信號(hào)輸入端子的指令C[7:0]進(jìn)行保持。
[0124]在步驟S14中，所有的宏對(duì)是否通過(guò)在指令C[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷。在通過(guò)識(shí)別碼而被選擇的宏(例如，宏31)中，處理轉(zhuǎn)移至步驟S15。在步驟S15中，宏31將忙信號(hào)BSYl激活為高電平“I” ο
[0125]由此，控制電路1a將向未通過(guò)識(shí)別碼而被選擇的宏(例如，宏32)供給的使能信號(hào)EN2設(shè)為無(wú)效。宏32在使能信號(hào)EN2被激活之前停止動(dòng)作。
[0126]然后，宏31的串行I/F電路3在步驟S16中對(duì)被輸入至串行信號(hào)輸入端子的地址W[7:0]進(jìn)行保持之后，在步驟S17中對(duì)被輸入至串行信號(hào)輸入端子的數(shù)據(jù)DI[7:0]進(jìn)行保持。
[0127]在步驟S18中，串行I/F電路3使存儲(chǔ)器I進(jìn)行動(dòng)作。例如，串行I/F電路3向存儲(chǔ)器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[7:0]。在步驟S19中，宏31將忙信號(hào)BSYl無(wú)效為低電平“O”。之后，處理返回至步驟S12。
[0128]在步驟S12中，控制電路1a將向所有的宏供給的使能信號(hào)EN激活為高電平“I”。在步驟S13中，所有的宏對(duì)被輸入至串行信號(hào)輸入端子的指令C[7:0]進(jìn)行保持。
[0129]在步驟S14中，所有的宏對(duì)是否通過(guò)在指令C[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷。在通過(guò)識(shí)別碼而被選擇的宏(例如，宏32)中，處理轉(zhuǎn)移至步驟S15。在步驟S15中，宏32將忙信號(hào)BSY2激活為高電平“Γ ο
[0130]由此，控制電路1a將向未通過(guò)識(shí)別碼而被選擇的宏(例如，宏31)供給的使能信號(hào)ENl設(shè)為無(wú)效。宏31在使能信號(hào)ENl被激活之前停止動(dòng)作。
[0131 ]然后，宏32的串行I/F電路4在步驟S16中對(duì)被輸入至串行信號(hào)輸入端子的地址W[15:0]進(jìn)行保持之后，在步驟S17中對(duì)被輸入至串行信號(hào)輸入端子的數(shù)據(jù)DI[15:0]進(jìn)行保持。
[0132]在步驟S18中，串行I/F電路4使存儲(chǔ)器2進(jìn)行動(dòng)作。例如，串行I/F電路4向存儲(chǔ)器3中通過(guò)地址W[15:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[15:0]。在步驟S19中，宏32將忙信號(hào)BSY2無(wú)效為低電平“O”。之后，處理返回至步驟S12。
[0133]圖8為表示圖5所示的半導(dǎo)體集成電路裝置的第一動(dòng)作例中的串行信號(hào)與動(dòng)作內(nèi)容之間的關(guān)系的圖。被輸入至串行信號(hào)輸入端子的第一串行信號(hào)包括表示宏31的儲(chǔ)存器I的寫入(write)的指令C[7:0]、地址W[7:0]和數(shù)據(jù)DI [7:0]。當(dāng)?shù)谝淮行盘?hào)被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址I的寫入。
[0134]被輸入至串行信號(hào)輸入端子的第二串行信號(hào)包括表不宏31的儲(chǔ)存器I的寫入的指令C[7:0]、地址W[7:0]和數(shù)據(jù)DI[7:0]。當(dāng)?shù)诙行盘?hào)被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址2的寫入。
[0?35]被輸入至串行信號(hào)輸入端子的第三串行信號(hào)包括表不宏31的儲(chǔ)存器I的讀取(read)的指令C[7:0 ]、地址W[ 7:0 ]和數(shù)據(jù)DI [ 7:0 ]。當(dāng)?shù)谌行盘?hào)被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址I的讀取。
[0136]被輸入至串行信號(hào)輸入端子的第四串行信號(hào)包括表示宏31的儲(chǔ)存器I的讀取的指令C[ 7:0 ]、地址W[ 7:0 ]和數(shù)據(jù)DI [ 7:0 ]。當(dāng)?shù)谒拇行盘?hào)被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址2的讀取。
[0137]被輸入至串行信號(hào)輸入端子的第五串行信號(hào)包括表不宏32的儲(chǔ)存器2的寫入的指令C[7:0]、地址W[ 15:0]和數(shù)據(jù)DI [15:0]。當(dāng)?shù)谖宕行盘?hào)被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址I的寫入。
[0138]被輸入至串行信號(hào)輸入端子的第六串行信號(hào)包括表不宏32的儲(chǔ)存器2的寫入的指令C[7:0]、地址W[ 15:0]和數(shù)據(jù)DI [15:0]。當(dāng)?shù)诹行盘?hào)被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址2的寫入。
[0139]被輸入至串行信號(hào)輸入端子的第七串行信號(hào)包括表示宏32的儲(chǔ)存器2的讀取的指令C[7:0]、地址W[ 15:0]和數(shù)據(jù)DI [15:0]。當(dāng)?shù)谄叽行盘?hào)被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址I的讀取。
[0140]被輸入至串行信號(hào)輸入端子的第八串行信號(hào)包括表示宏32的儲(chǔ)存器2的讀取的指令C[7:0]、地址W[ 15:0]和數(shù)據(jù)DI [15:0]。當(dāng)?shù)诎舜行盘?hào)被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址2的讀取。
[0141]根據(jù)第一動(dòng)作例，即使在儲(chǔ)存器I與儲(chǔ)存器2之間串行通信的規(guī)范不同，也通過(guò)根據(jù)忙信號(hào)而對(duì)儲(chǔ)存器I以及2的動(dòng)作進(jìn)行控制，從而串行通信的規(guī)范的切換與宏的選擇一起自動(dòng)地被實(shí)施。因此，控制電路1a無(wú)需始終掌握與宏之間的通信狀況，只需等待忙信號(hào)的無(wú)效即可。
[0142]第三實(shí)施方式的第二動(dòng)作例
[0143]圖9為表示圖5所示的半導(dǎo)體集成電路裝置的第二動(dòng)作例的時(shí)序圖。在第二動(dòng)作例中，宏并不是在串行信號(hào)的輸入之后或指定動(dòng)作結(jié)束之后將忙信號(hào)設(shè)為無(wú)效，而是在判斷為未通過(guò)在之后的指令中所包含的識(shí)別碼而被選擇的情況下，將忙信號(hào)設(shè)為無(wú)效。關(guān)于其他的點(diǎn)，第二動(dòng)作例與第一動(dòng)作例相同。
[0144]宏31以及32在從外部電路供給至復(fù)位信號(hào)輸入端子Pl的復(fù)位信號(hào)被激活為低電平的期間內(nèi)被復(fù)位。此時(shí)，串行I/F電路3以及4分別將忙信號(hào)BSYl以及BSY2無(wú)效為低電平。當(dāng)復(fù)位信號(hào)被無(wú)效為高電平時(shí)，宏31以及32的復(fù)位將被解除。
[0145]控制電路1a在控制信號(hào)被激活為高電平時(shí)，將分別向宏31以及32供給的使能信號(hào)ENl以及EN2激活為高電平。由此，半導(dǎo)體集成電路裝置轉(zhuǎn)變?yōu)闇y(cè)試模式。
[0146]在此狀態(tài)下，宏31以及32轉(zhuǎn)變?yōu)榇行盘?hào)的待機(jī)模式。宏31在使能信號(hào)ENl被激活時(shí)，對(duì)是否通過(guò)在被輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷。宏31在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，將忙信號(hào)BSYl激活為高電平，且實(shí)施通過(guò)指令而被指定的動(dòng)作。
[0147]例如，在宏31中，串行I/F電路3在指令Cl[7:0]為寫入命令的情況下，向儲(chǔ)存器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI [7:0]。此外，串行I/F電路3在指令C2[7:0]為讀取命令的情況下，從儲(chǔ)存器I中通過(guò)地址W[7:0]而被指定的一組儲(chǔ)存器單元中讀取8位的數(shù)據(jù)。
[0148]然后，串行I/F電路3對(duì)宏31是否通過(guò)在指令C3[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為宏31未被選擇的情況下，將忙信號(hào)BSYl設(shè)為無(wú)效?？刂齐娐?a在從宏31輸出的忙信號(hào)BSYl被無(wú)效時(shí)，將向宏32供給的使能信號(hào)EN2激活。由此，宏32轉(zhuǎn)變?yōu)榇行盘?hào)的待機(jī)模式。
[0149]宏32在使能信號(hào)EN2被激活時(shí)，對(duì)是否通過(guò)在被輸入至串行信號(hào)輸入端子P2的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為通過(guò)識(shí)別碼而被選擇了的情況下，將忙信號(hào)BSY2激活為高電平，且實(shí)施通過(guò)指令而被指定的動(dòng)作。
[0150]例如，在宏32中，串行I/F電路4在指令C4[7:0]為寫入命令的情況下，向儲(chǔ)存器2中通過(guò)地址W[15:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[15:0]。或者，串行I/F電路4在指令C4[7:0]為讀取命令的情況下，從儲(chǔ)存器2中通過(guò)地址W[15:0]而被指定的一組儲(chǔ)存器單元中讀取16位的數(shù)據(jù)。
[0151]圖10為表示圖5所示的半導(dǎo)體集成電路裝置的第二動(dòng)作例的流程圖。在圖10的步驟S21中，當(dāng)向半導(dǎo)體集成電路裝置接通電源電壓從而半導(dǎo)體集成電路裝置內(nèi)的各電路被復(fù)位時(shí)，所有的宏將忙信號(hào)BSY無(wú)效為低電平“O”。之后，控制信號(hào)被激活。
[0152]在步驟S22中，控制電路1a將向所有的宏供給的使能信號(hào)EN激活為高電平“I”。在步驟S23中，所有的宏對(duì)被輸入至串行信號(hào)輸入端子的指令的最上位位C[7]進(jìn)行保持。而且，在步驟S24中，所有的宏對(duì)被輸入至串行信號(hào)輸入端子的指令的剩余的位C[6:0]進(jìn)行保持。
[0153]在步驟S25中，所有的宏對(duì)是否通過(guò)在指令C[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷。在通過(guò)識(shí)別碼而被選擇的宏(例如，宏31)中，處理向步驟S27轉(zhuǎn)移。在步驟S27中，宏31將忙信號(hào)BSYl激活為高電平“I” ο
[0154]由此，控制電路1a將向未通過(guò)識(shí)別碼而被選擇的宏(例如，宏32)供給的使能信號(hào)EN2設(shè)為無(wú)效。在宏32中處理向步驟S26轉(zhuǎn)移，忙信號(hào)BSY2被維持為低電平“O”。之后，宏32在使能信號(hào)EN2被激活之前停止動(dòng)作。
[0155]然后，宏31的串行I/F電路3在步驟S28中對(duì)被輸入至串行信號(hào)輸入端子的地址的最上位位W[7]進(jìn)行保持。在該示例中，地址的最上位位W[7]并不是本來(lái)的地址，而是被用作對(duì)處理的分支進(jìn)行控制的控制碼。在步驟S29中，串行I/F電路3對(duì)地址的最上位位W[ 7 ]是否為“O”進(jìn)行判斷。
[0156]如果地址的最上位位W[7]為“0”，則處理向步驟S30轉(zhuǎn)移。串行I/F電路3在步驟S30中對(duì)被輸入至串行信號(hào)輸入端子的地址的剩余的位W[6:0]進(jìn)行保持之后，在步驟S31中對(duì)被輸入至串行信號(hào)輸入端子的數(shù)據(jù)DI [7:0]進(jìn)行保持。
[0157]在步驟S32中，串行I/F電路3使儲(chǔ)存器I進(jìn)行動(dòng)作。例如，串行I/F電路3向儲(chǔ)存器I中通過(guò)地址W[6:0]而被指定的一組儲(chǔ)存器單元寫入數(shù)據(jù)DI[7:0]。之后，處理返回至步驟S28。
[0158]在步驟S28中，串行I/F電路3對(duì)被輸入至串行信號(hào)輸入端子的地址的最上位位W
[7]進(jìn)行保持。在步驟S29中，串行I/F電路3對(duì)地址的最上位位W[7]是否為“O”進(jìn)行判斷。
[0159]如果地址的最上位位W[7]為“0”，則步驟S30?S32被重復(fù)進(jìn)行，而實(shí)施針對(duì)儲(chǔ)存器I的數(shù)據(jù)的寫入。另一方面，如果地址的最上位位W[7]為“I”，則處理返回至步驟S24。在步驟S24中，串行I/F電路3對(duì)被輸入至串行信號(hào)輸入端子的指令的剩余的位C[6:0]進(jìn)行保持。
[0160]在步驟S25中，串行I/F電路3對(duì)宏31是否通過(guò)在指令C[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷。在宏31通過(guò)識(shí)別碼而被選擇了的情況下，處理向步驟S27轉(zhuǎn)移，串行I/F電路3將忙信號(hào)BSYl維持為高電平“I”。
[0161]在步驟S28中，串行I/F電路3對(duì)被輸入至串行信號(hào)輸入端子的地址的最上位位W
[7]進(jìn)行保持。在步驟S29中，串行I/F電路3對(duì)地址的最上位位W[7]是否為“O”進(jìn)行判斷。
[0162]如果地址的最上位位W[7]為“0”，則處理向步驟S30轉(zhuǎn)移。串行I/F電路3在步驟S30中，對(duì)被輸入至串行信號(hào)輸入端子的地址的剩余的位W[6:0]進(jìn)行保持之后，在步驟S31中，對(duì)被輸入至串行信號(hào)輸入端子的數(shù)據(jù)DI [7:0]進(jìn)行保持。
[0163]在步驟S32中，串行I/F電路3使儲(chǔ)存器I進(jìn)行動(dòng)作。例如，串行I/F電路3從儲(chǔ)存器I中通過(guò)地址W[6:0]而被指定的一組儲(chǔ)存器單元中讀取8位的數(shù)據(jù)。之后，處理返回至步驟S28。
[0164]在步驟S28中，串行I/F電路3對(duì)被輸入至串行信號(hào)輸入端子的地址的最上位位W
[7]進(jìn)行保持。在步驟S29中，串行I/F電路3對(duì)地址的最上位位W[7]是否為“O”進(jìn)行判斷。
[0165]如果地址的最上位位W[7]為“0”，則步驟S30?S32被重復(fù)進(jìn)行，而實(shí)施從儲(chǔ)存器I的數(shù)據(jù)的讀取。另一方面，如果地址的最上位位W[7]為“I”，則處理返回至步驟S24。在步驟S24中，串行I/F電路3對(duì)被輸入至串行信號(hào)輸入端子的指令的剩余的位C[6:0]進(jìn)行保持。
[0166]在步驟S25中，串行I/F電路3對(duì)宏31是否通過(guò)在指令C[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷。在宏31未通過(guò)識(shí)別碼而被選擇的情況下，處理向步驟S26轉(zhuǎn)移，串行I/F電路3將忙信號(hào)BSYl無(wú)效為低電平“O”。之后，處理返回至步驟S22。
[0167]在步驟S22中，控制電路1a將向所有的宏供給的使能信號(hào)EN激活為高電平“I”。在步驟S23中，所有的宏對(duì)被輸入至串行信號(hào)輸入端子的指令的最上位位C[7]進(jìn)行保持。而且，在步驟S24中，所有的宏對(duì)被輸入至串行信號(hào)輸入端子的指令的剩余的位C[6:0]進(jìn)行保持。
[0168]在步驟S25中，所有的宏對(duì)是否通過(guò)在指令C[7:0]中所包含的識(shí)別碼而被選擇進(jìn)行判斷。在通過(guò)識(shí)別碼而被選擇的宏(例如，宏32)中，處理向步驟S27轉(zhuǎn)移。在步驟S27中，宏32將忙信號(hào)BSY2激活為高電平“Γ ο
[0169]由此，控制電路1a將向未通過(guò)識(shí)別碼而被選擇的宏(例如，宏31)供給的使能信號(hào)ENl設(shè)為無(wú)效。在宏31中，處理向步驟S26轉(zhuǎn)移，忙信號(hào)BSYl被維持為低電平“O”。之后，宏31在使能信號(hào)ENl被激活之前停止動(dòng)作。
[0170]而且，宏32的串行I/F電路4在步驟S28?S31中，對(duì)被輸入至串行信號(hào)輸入端子的地址以及數(shù)據(jù)進(jìn)行保持，在步驟S32中，使儲(chǔ)存器2進(jìn)行動(dòng)作。步驟S28?S32根據(jù)需要而被反復(fù)進(jìn)行。
[0171]圖11為表示圖5所示的半導(dǎo)體集成電路裝置的第二動(dòng)作例中的串行信號(hào)與動(dòng)作內(nèi)容之間的關(guān)系的圖。被輸入至串行信號(hào)輸入端子的第一串行信號(hào)包括表示宏31的儲(chǔ)存器I的寫入(write)的指令C[7:0]、第一地址W[7:0]以及第一數(shù)據(jù)01[7:0]、第二地址1[7:0]以及第二數(shù)據(jù)DI [7:0]。
[0172]當(dāng)指令C[7:0]、第一地址W[7:0]以及第一數(shù)據(jù)DI[7:0]被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址I的寫入。接下來(lái)，當(dāng)?shù)诙刂稺[7:0]以及第二數(shù)據(jù)DI[7:0]被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址2的寫入。
[0173]被輸入至串行信號(hào)輸入端子的第二串行信號(hào)包括表不宏31的儲(chǔ)存器I的讀取(read)的地址的最上位位W[7]以及指令的剩余的位C[6:0]、第一地址W[7:0]以及第一數(shù)據(jù)01[7:0]、第二地址磯7:0]以及第二數(shù)據(jù)01[7:0]。
[0174]當(dāng)?shù)刂返淖钌衔晃籛[7]以及指令的剩余的位C[6:0]、第一地址W[ 7:0]以及第一數(shù)據(jù)DI [ 7:0 ]被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址I的讀取。接下來(lái)，當(dāng)?shù)诙刂稺[7:0 ]以及第二數(shù)據(jù)DI [7:0]被宏31保持時(shí)，將實(shí)施儲(chǔ)存器I中的地址2的讀取。
[0175]被輸入至串行信號(hào)輸入端子的第三串行信號(hào)包括表示不選擇宏31的儲(chǔ)存器I的地址的最上位位W[7]以及指令的剩余的位C[6:0]。當(dāng)?shù)谌行盘?hào)被宏31保持時(shí)，儲(chǔ)存器I將不會(huì)被選擇。
[0176]被輸入至串行信號(hào)輸入端子的第四串行信號(hào)包括表示宏32的儲(chǔ)存器2的寫入的指令C[7:0]、第一地址W[ 15:0]以及第一數(shù)據(jù)DI [15:0]、第二地址W[ 15: O]以及第二數(shù)據(jù)DI[15:0]o
[0177]當(dāng)指令C[7:0]、第一地址W[15:0]以及第一數(shù)據(jù)DI[15:0]被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址I的寫入。接下來(lái)，當(dāng)?shù)诙刂稺[ 15:0]以及第二數(shù)據(jù)DI [15:0]被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址2的寫入。
[0178]被輸入至串行信號(hào)輸入端子的第五串行信號(hào)包括表不宏32的儲(chǔ)存器2的讀取的地址W[ 15]以及指令的剩余的位C[6:0]、第一地址W[ 15:0]以及第一數(shù)據(jù)DI [15:0]、第二地址W[15:0]以及第二數(shù)據(jù) DI[15:0]。
[0179]當(dāng)?shù)刂稺[15]以及指令的剩余的位C[6:0]、第一地址W[15:0]以及第一數(shù)據(jù)DI[15:O]被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址I的讀取。接下來(lái)，當(dāng)?shù)诙刂稺[15:0]以及第二數(shù)據(jù)DI [ 15:0]被宏32保持時(shí)，將實(shí)施儲(chǔ)存器2中的地址2的讀取。
[0180]被輸入至串行信號(hào)輸入端子的第六串行信號(hào)包括表示不選擇宏32的儲(chǔ)存器2的地址W[15]以及指令的剩余的位C[6:0]。當(dāng)?shù)诹行盘?hào)被宏32保持時(shí)，儲(chǔ)存器2將不會(huì)被選擇。
[0181]根據(jù)第二動(dòng)作例，通過(guò)將地址以及數(shù)據(jù)的組合連續(xù)性地向宏供給，從而能夠高效地實(shí)施針對(duì)被包括在宏中的儲(chǔ)存器的數(shù)據(jù)的讀寫。此外，通過(guò)再次供給指令，從而能夠切換多個(gè)宏的動(dòng)作。在此情況下，雖然指令的周期性不再存在，但控制的狀態(tài)通過(guò)所選擇的宏的串行I/F電路而被管理。因此，控制電路1a無(wú)需掌握狀態(tài)，只需等待忙信號(hào)的無(wú)效即可。
[0182]控制信號(hào)生成電路的第一示例
[0183]接下來(lái)，對(duì)在本發(fā)明的各實(shí)施方式所涉及的半導(dǎo)體集成電路裝置內(nèi)所使用的控制信號(hào)生成電路進(jìn)行說(shuō)明。優(yōu)選為，圖1所示的控制電路10或圖5所示的控制電路1a在通常動(dòng)作模式下不會(huì)檢測(cè)到控制信號(hào)的激活。在此情況下，能夠防止在通常動(dòng)作模式下，半導(dǎo)體集成電路裝置錯(cuò)誤地轉(zhuǎn)變?yōu)閷?shí)施宏的測(cè)試的測(cè)試模式的情況。因此，在半導(dǎo)體集成電路裝置中，可以設(shè)置控制信號(hào)生成電路。
[0184]圖12為表示控制信號(hào)生成電路的第一示例的電路圖，圖13為用于對(duì)圖12所示的控制信號(hào)生成電路的動(dòng)作進(jìn)行說(shuō)明的圖。在第一示例中，在被施加于信號(hào)輸入端子(例如，圖1所示的輸入端子Pl?P3)上的電位VIN與高電位側(cè)的電源電位VDD之差大于預(yù)定的值時(shí)，控制信號(hào)生成電路將控制信號(hào)激活為高電平。
[0185]如圖12所示，控制信號(hào)生成電路例如包括緩沖電路81以及82、P溝道MOS晶體管QPl?QP4、電阻Rl。緩沖電路81包括:由P溝道MOS晶體管QPl I以及N溝道MOS晶體管QNl I構(gòu)成的第一逆變器；由P溝道MOS晶體管QP12以及N溝道MOS晶體管QN12構(gòu)成的第二逆變器。
[0186]此外，緩沖電路82包括:由P溝道MOS晶體管QP21以及N溝道MOS晶體管QN21構(gòu)成的第三逆變器；由P溝道MOS晶體管QP22以及N溝道MOS晶體管QN22構(gòu)成的第四逆變器。緩沖電路81以及82被供給高電位側(cè)的電源電位VDD (例如，2V)以及低電位側(cè)的電源電位VSS (例如，接地電位0V)而進(jìn)行動(dòng)作。
[0187]緩沖電路81的輸入端子被連接于信號(hào)輸入端子。此外，晶體管QPl?QP4在信號(hào)輸入端子與緩沖電路82的輸入端子之間被串聯(lián)，電阻Rl被連接于緩沖電路82的輸入端子與電壓電位VSS的配線之間。
[0188]在通常動(dòng)作模式下，被施加在信號(hào)輸入端子上的信號(hào)在電壓電位VDD與電壓電位VSS之間迀移。因此，如圖13所示，緩沖電路81對(duì)被施加于信號(hào)輸入端子上的信號(hào)進(jìn)行緩沖，并輸出通常動(dòng)作時(shí)的內(nèi)部信號(hào)(a)。另一方面，由于晶體管QPl?QP4為斷開(kāi)，因此緩沖電路82的輸入端子被施加電源電位VSS。因此，緩沖電路82輸出被無(wú)效為低電平的控制信號(hào)(b)。
[0189]當(dāng)在測(cè)試模式下，將被施加于信號(hào)輸入端子上的電位VIN與高電位側(cè)的電源電位VDD之差設(shè)為大于預(yù)定的值(例如，大約0.4V)時(shí)，晶體管QPl?QP4將導(dǎo)通。由此，緩沖電路82的輸入端子被施加高電平的電位。因此，如圖13所示，緩沖電路82輸出被激活為高電平的控制信號(hào)(b)。
[0190]控制信號(hào)生成電路的第二示例
[0191]圖14為表示控制信號(hào)生成電路的第二示例的電路圖，圖15為用于對(duì)圖14所示的控制信號(hào)生成電路的動(dòng)作進(jìn)行說(shuō)明的圖。在第二示例中，當(dāng)?shù)碗娢粋?cè)的電源電位VSS與被施加于信號(hào)輸入端子(例如，圖1所示的輸入端子Pl?P3)上的電位VIN之差大于預(yù)定的值時(shí)，控制信號(hào)生成電路將控制信號(hào)設(shè)為激活。
[0192]如圖14所示，控制信號(hào)生成電路例如包括緩沖電路81以及82、N溝道MOS晶體管QNl?QN4、電阻Rl。緩沖電路81以及82被供給高電位側(cè)的電源電位VDD (例如，2V)以及低電位側(cè)的電源電位VSS (例如，接地電位OV)而進(jìn)行動(dòng)作。
[0193]緩沖電路81的輸入端子被連接于信號(hào)輸入端子。此外，晶體管QNl?QN4在信號(hào)輸入端子與緩沖電路82的輸入端子之間被串聯(lián)，電阻Rl被連接于緩沖電路82的輸入端子與電壓電位VDD的配線之間。
[0194]在通常動(dòng)作模式下，被施加于信號(hào)輸入端子上的信號(hào)在電壓電位VDD與電壓電位VSS之間迀移。如圖15所示，緩沖電路81對(duì)被施加于信號(hào)輸入端子上的信號(hào)進(jìn)行緩沖，并輸出通常動(dòng)作時(shí)的內(nèi)部信號(hào)(a)。另一方面，由于晶體管QNl?QN4為斷開(kāi)，因此緩沖電路82的輸入端子被施加電源電位VDD。因此，緩沖電路82輸出被無(wú)效為高電平的控制信號(hào)(b)。
[0195]在測(cè)試模式下，當(dāng)將低電位側(cè)的電源電位VSS與被施加于信號(hào)輸入端子上的電位VIN之差設(shè)為大于預(yù)定的值(例如，大約0.4V)時(shí)，晶體管QNl?QN4將導(dǎo)通，從而緩沖電路82的輸入端子被施加低電平的電位。因此，如圖15所示，緩沖電路82輸出被激活為低電平的控制信號(hào)(b)。
[0196]如上文所述，根據(jù)控制信號(hào)生成電路的第一或第二示例，即使不新設(shè)控制信號(hào)輸入端子，僅通過(guò)對(duì)被施加于現(xiàn)有的信號(hào)輸入端子上的電位進(jìn)行控制，便能夠使半導(dǎo)體集成電路裝置向測(cè)試模式轉(zhuǎn)變。
[0197]控制信號(hào)生成電路的第三示例
[0198]圖16為表示控制信號(hào)生成電路的第三示例的電路圖，圖17為用于對(duì)圖16所示的控制信號(hào)生成電路的動(dòng)作進(jìn)行說(shuō)明的圖。在第三示例中，在所施加的電源電壓(VDD-VSS)大于預(yù)定的值時(shí)，控制信號(hào)生成電路將控制信號(hào)設(shè)為激活。
[0199]如圖16所示，控制信號(hào)生成電路例如包括緩沖電路82、P溝道MOS晶體管QPl?QP4、電阻Rl。緩沖電路81以及82被供給高電位側(cè)的電源電位VDD (例如，2V)以及低電位側(cè)的電源電位VSS (例如，接地電位OV)而進(jìn)行動(dòng)作。晶體管QPI?QP4在電源電位VDD的配線與緩沖電路82的輸入端子之間被串聯(lián)，電阻Rl被連接于緩沖電路82的輸入端子與電壓電位VSS的配線之間。
[0200]在通常動(dòng)作模式下，電源電壓(VDD-VSS)成為規(guī)定值(例如，2V)。由于晶體管QPl?QP4為斷開(kāi)，因此緩沖電路82的輸入端子被施加電源電位VSS。因此，如圖17所示，緩沖電路82輸出被無(wú)效為低電平的控制信號(hào)。
[0201]當(dāng)在測(cè)試模式下，將電源電壓(VDD-VSS)設(shè)為大于預(yù)定的值(例如，P溝道MOS晶體管的閾值電壓的4倍即大約2.4V)時(shí)，晶體管QPl?QP4將導(dǎo)通，從而緩沖電路82的輸入端子被施加高電平的電位。因此，如圖17所示，緩沖電路8 2輸出被激活為高電平的控制信號(hào)。以此方式，根據(jù)控制信號(hào)生成電路的第三示例，即使不新設(shè)控制信號(hào)輸入端子，僅通過(guò)對(duì)電源電壓進(jìn)行控制，便能夠使半導(dǎo)體集成電路裝置向測(cè)試模式轉(zhuǎn)變。
[0202]電子設(shè)備
[0203]接下來(lái)，參照?qǐng)D18對(duì)本發(fā)明的一個(gè)實(shí)施方式所涉及的電子設(shè)備進(jìn)行說(shuō)明。
[0204]圖18為表示本發(fā)明的一個(gè)實(shí)施方式所涉及的電子設(shè)備的結(jié)構(gòu)例的圖。電子設(shè)備100可以包括本發(fā)明的一個(gè)實(shí)施方式所涉及的半導(dǎo)體集成電路裝置110、CPU120、操作部130 N ROM (Read Only Memory:只讀儲(chǔ)存器)140、RAM (Random Access Memory:隨機(jī)存取存儲(chǔ)器)150、通信部160、顯示部170、聲音輸出部180。另外，可以省略或變更圖18所示的結(jié)構(gòu)要素的一部分，或者，也可以在圖18所示的結(jié)構(gòu)要素上附加其他的結(jié)構(gòu)要素。
[0205]半導(dǎo)體集成電路裝置110至少在一個(gè)宏中包括非易失性儲(chǔ)存器，并根據(jù)來(lái)自CPU120的指令而實(shí)施各種處理。例如，半導(dǎo)體集成電路裝置110基于被儲(chǔ)存在非易失性儲(chǔ)存器中的參數(shù)，而對(duì)所輸入的數(shù)據(jù)進(jìn)行補(bǔ)正，或者改變數(shù)據(jù)的格式。
[0206]CPU120根據(jù)被儲(chǔ)存在R0M140等中的程序，使用從半導(dǎo)體集成電路裝置110供給的數(shù)據(jù)等而實(shí)施各種運(yùn)算處理或控制處理。例如，CPU120根據(jù)從操作部130供給的操作信號(hào)而實(shí)施各種的數(shù)據(jù)處理，或者為了與外部之間實(shí)施數(shù)據(jù)通信而對(duì)通信部160進(jìn)行控制，生成用于使顯示部170顯示各種圖像的圖像信號(hào)，生成用于使聲音輸出部180輸出各種聲音的聲音信號(hào)。
[0207]操作部130例如為包括操作鍵、按鍵開(kāi)關(guān)等的輸入裝置，并向CPU120輸出與由用戶進(jìn)行的操作對(duì)應(yīng)的操作信號(hào)。R0M140儲(chǔ)存有用于實(shí)施各種運(yùn)算處理、控制處理的程序或數(shù)據(jù)等。此外，RAM150被用作CPU120的工作區(qū)域，并臨時(shí)地對(duì)從R0M140讀取的程序或數(shù)據(jù)、利用操作部130而被輸入的數(shù)據(jù)或者CPU120按照程序執(zhí)行所得到的運(yùn)算結(jié)果進(jìn)行儲(chǔ)存。
[0208]通信部160例如由模擬電路以及數(shù)字電路構(gòu)成，并實(shí)施CPU120與外部裝置之間的數(shù)據(jù)通信。顯示部170例如包括LCD(液晶顯示裝置)等，并基于從CPU120供給的顯示信號(hào)而顯示各種信息。此外，聲音輸出部180例如包括揚(yáng)聲器等，并基于從CPU120供給的聲音信號(hào)而輸出聲音。
[0209]作為電子設(shè)備100，例如對(duì)應(yīng)有電子計(jì)算器、電子詞典、電子游戲機(jī)、移動(dòng)電話等移動(dòng)終端、數(shù)碼照相機(jī)、數(shù)碼攝像機(jī)、電視機(jī)、可視電話、防盜用視頻監(jiān)視器、頭戴式顯示器、個(gè)人計(jì)算機(jī)、打印機(jī)、網(wǎng)絡(luò)設(shè)備、汽車導(dǎo)航裝置、測(cè)量設(shè)備以及醫(yī)療設(shè)備(例如，電子體溫計(jì)、血壓計(jì)、血糖計(jì)、心電圖測(cè)量裝置、超音波診斷裝置以及電子內(nèi)窺鏡)等。
[0210]根據(jù)本實(shí)施方式，能夠提供一種使被內(nèi)置于半導(dǎo)體集成電路裝置110中的宏(包括非易失性儲(chǔ)存器)的串行接口動(dòng)作的控制較為容易的電子設(shè)備。例如，通過(guò)使程序儲(chǔ)存在半導(dǎo)體集成電路裝置110的非易失性儲(chǔ)存器中，從而能夠省略R0M140，或者，通過(guò)使數(shù)據(jù)儲(chǔ)存在半導(dǎo)體集成電路裝置110的非易失性儲(chǔ)存器中，從而能夠省略RAM150。
[0211]雖然在上述的實(shí)施方式中，對(duì)被內(nèi)置在半導(dǎo)體集成電路裝置中的宏包括儲(chǔ)存器的情況進(jìn)行了說(shuō)明，但是本發(fā)明并不限定于以上所說(shuō)明的實(shí)施方式，對(duì)于在本技術(shù)領(lǐng)域中具有常識(shí)的技術(shù)人員而言，能夠在本發(fā)明的技術(shù)思想內(nèi)進(jìn)行多種改變。
[0212]在本申請(qǐng)中引用了于2015年3月16日提交的日本專利申請(qǐng)第2015-51769號(hào)的所有公開(kāi)內(nèi)容。
[0213]符號(hào)說(shuō)明
[0214]1、2…儲(chǔ)存器，3、3a、4...串行I/F電路，10、1(^"串行1作控制電路，11"01?電路，12 …ENOR 電路，13...N0R 電路，14...0R 電路，15、16…EN0R電路，17、18...AND電路，19...N0R電路，20...邏輯電路，31、32丨宏，40."選擇電路，51?53、61?63"4仰電路，54、55丨觸發(fā)器，56?58…ENOR電路，64?66…逆變器，70?72、81、82…緩沖電路，100…電子設(shè)備，110…半導(dǎo)體集成電路裝置，120…CPU，130…操作部，140…R0M，150…RAM，160…通信部，170…顯示部，180…聲音輸出部，Pl…復(fù)位信號(hào)輸入端子，P2...串行信號(hào)輸入端子，P3...時(shí)鐘信號(hào)輸入端子，P4...數(shù)據(jù)輸出端子，P5...控制信號(hào)輸入端子，F(xiàn)lO?F39...觸發(fā)器，QPl?QP22"_P溝道MOS晶體管，QNl?QN22...Ν溝道MOS晶體管，Rl…電阻。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體集成電路裝置，具備: 串行信號(hào)輸入端子，其被輸入指令； 控制信號(hào)輸入端子，其被輸入控制信號(hào)； 電路塊，其在所述控制信號(hào)被激活的情況下，對(duì)自身是否通過(guò)在所述指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，實(shí)施通過(guò)所述指令而被指定的動(dòng)作。2.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中， 還具備控制電路， 所述電路塊在使能信號(hào)被激活時(shí)將忙信號(hào)設(shè)為激活，并且在所述使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)所述識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)維持所述忙信號(hào)的激活，并且實(shí)施通過(guò)所述指令而被指定的動(dòng)作， 所述控制電路在所述控制信號(hào)被激活時(shí)將所述使能信號(hào)設(shè)為激活，并且在所述忙信號(hào)被無(wú)效時(shí)將所述使能信號(hào)設(shè)為無(wú)效。3.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中， 還具備控制電路， 所述電路塊在使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)所述識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將忙信號(hào)設(shè)為激活，并且實(shí)施通過(guò)所述指令而被指定的動(dòng)作， 所述控制電路在所述控制信號(hào)被激活時(shí)將所述使能信號(hào)設(shè)為激活，并且在所述忙信號(hào)被無(wú)效時(shí)將所述使能信號(hào)設(shè)為無(wú)效。4.如權(quán)利要求2或3所述的半導(dǎo)體集成電路裝置，其中， 所述電路塊在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，在一系列的串行信號(hào)被輸入的期間經(jīng)過(guò)之后將所述忙信號(hào)設(shè)為無(wú)效。5.如權(quán)利要求2或3所述的半導(dǎo)體集成電路裝置，其中， 所述電路塊在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，在通過(guò)所述指令而被指定的動(dòng)作結(jié)束之后將所述忙信號(hào)設(shè)為無(wú)效。6.如權(quán)利要求2或3所述的半導(dǎo)體集成電路裝置，其中， 所述電路塊在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，在所述使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)在被輸入至所述串行信號(hào)輸入端子的第二指令中所包含的第二識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身未通過(guò)所述第二識(shí)別碼而被選擇的情況下，將所述忙信號(hào)設(shè)為無(wú)效。7.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，具備: 第一電路塊，其在第一使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)所述識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將第一忙信號(hào)設(shè)為激活，并且實(shí)施通過(guò)所述指令而被指定的動(dòng)作； 第二電路塊，其在第二使能信號(hào)被激活時(shí)，對(duì)自身是否通過(guò)所述識(shí)別碼而被選擇進(jìn)行判斷，在判斷為自身通過(guò)所述識(shí)別碼而被選擇了的情況下，至少在一系列的串行信號(hào)被輸入的期間內(nèi)將第二忙信號(hào)設(shè)為激活，并且實(shí)施通過(guò)所述指令而被指定的動(dòng)作； 控制電路，其在第一忙信號(hào)被激活時(shí)將第二使能信號(hào)設(shè)為無(wú)效，在第二忙信號(hào)被激活時(shí)將第一使能信號(hào)設(shè)為無(wú)效。8.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中， 在通常動(dòng)作模式下不會(huì)檢測(cè)到所述控制信號(hào)的激活。9.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中， 還具備控制信號(hào)生成電路，所述控制信號(hào)生成電路在被施加于信號(hào)輸入端子上的電位與高電位側(cè)的電源電位之差大于預(yù)定的值，或者低電位側(cè)的電源電位與被施加于信號(hào)輸入端子上的電位之差大于預(yù)定的值時(shí)，傳輸所述控制信號(hào)。10.如權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其中， 還具備控制信號(hào)生成電路，所述控制信號(hào)生成電路在所施加的電源電壓大于預(yù)定的值時(shí)，傳輸所述控制信號(hào)。11.一種電子設(shè)備，其具備權(quán)利要求1所述的半導(dǎo)體集成電路裝置。12.一種電路的控制方法，其中， 在所輸入的控制信號(hào)被激活的情況下，對(duì)所述電路自身是否通過(guò)在所輸入的指令中所包含的識(shí)別碼而被選擇進(jìn)行判斷， 在判斷為所述電路自身通過(guò)所述識(shí)別碼而被選擇了的情況下，實(shí)施通過(guò)所述指令而被指定的動(dòng)作。
【文檔編號(hào)】G06F11/22GK105988969SQ201610144739
【公開(kāi)日】2016年10月5日
【申請(qǐng)日】2016年3月14日
【發(fā)明人】德田泰信
【申請(qǐng)人】精工愛(ài)普生株式會(huì)社