基帶芯片輸入緩沖方法
【專利摘要】本發(fā)明提出的一種基帶芯片輸入緩沖方法，旨在提供一種接口時序簡單，具有很強健壯性和可恢復性的基帶芯片輸入緩沖方法。本發(fā)明通過下述技術方案予以實現(xiàn)：基帶處理芯片外部輸入的遙測傳送幀按照幀間離散，幀內(nèi)連續(xù)的傳輸規(guī)則，通過3根單端線串行輸入到數(shù)據(jù)采集電路，采用多點檢測的方式檢測時鐘跳變沿；采集數(shù)據(jù)在寫控制邏輯模塊控制下按編排規(guī)則寫入數(shù)據(jù)存儲模塊，當數(shù)據(jù)存儲模塊中數(shù)據(jù)存儲量超過預設門限時，輸出高電平指示信號；與輸入緩沖電路相連的后一級處理模塊檢測到該高電平指示信號，根據(jù)調(diào)制速率與處理速率匹配情況向輸入緩沖電路給出請求脈沖；輸入緩沖電路若正在輸出數(shù)據(jù)，則不響應該請求，否則，從數(shù)據(jù)存儲模塊中讀出一幀數(shù)據(jù)按照約定輸出格式串行輸出。
【專利說明】
基帶巧片輸入緩沖方法
技術領域
[0001] 本發(fā)明設及飛行器測控領域中，關于飛行器基帶忍片接收輸入遙測數(shù)據(jù)的緩沖 器。
【背景技術】
[0002] 在飛行器測控通信電路中，飛行器遙測數(shù)據(jù)下發(fā)的一般處理步驟是由應用層生成 遙測數(shù)據(jù)帖，然后根據(jù)傳送帖長分段，送入基帶忍片進行編碼，并在基帶忍片內(nèi)最終組成遙 測測量帖后調(diào)制發(fā)送。通常情況下，應用層處理和基帶處理速率不匹配，并且一般分屬于兩 個不同的硬件，所W在運兩層之間需要考慮數(shù)據(jù)交互問題。一般有兩種交互方式： 第一種是基于循環(huán)緩沖區(qū)的數(shù)據(jù)交互，應用層只需要判斷基帶忍片輸入緩沖區(qū)空滿狀 態(tài)，符合條件直接輸入傳送帖即可，運種方式實現(xiàn)簡單，具有高效的數(shù)據(jù)交互和很強的緩沖 能力，在目前各類通信系統(tǒng)不同層次之間的通信交互中廣泛應用，但缺點是對工作環(huán)境，硬 件的穩(wěn)定性要求較高，并且出錯后難W發(fā)現(xiàn)和恢復。
[0003] 第二種是基于兵鳥結構的數(shù)據(jù)交互，基帶處理使用兩個存儲區(qū)分別一讀一寫，應 用層檢測存儲狀態(tài)，決定是否進行寫入到指定的存儲區(qū)，運種方式能夠?qū)崿F(xiàn)不沖突交互，具 有很好的防錯寫可恢復的特點，但存在時序設計復雜，接口交互復雜，適應速率低的特點。
[0004] 第一種方法應用于地面測控站基帶處理是一種優(yōu)選方法，但相比之下，飛行器在 飛行過程中，遙測系統(tǒng)各種信號的輸入和輸出受到外界和自身的電磁，震動，加速度，溫度， 宇宙福射等各種干擾的影響很大，嚴重影響到測量數(shù)據(jù)的正確傳輸，所W該方法可靠性差 不宜采用；而第二種方法雖然可靠，但時序設計和接口交互都較為復雜，占用資源較多，尤 其適應速率太低是瓶頸。如何設計合理的基帶忍片輸入緩沖方法，實現(xiàn)資源節(jié)約且簡單健 壯的接口，高效且穩(wěn)定可靠的層間數(shù)據(jù)交互，是飛行器基帶忍片設計的一個難點。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明針對上述現(xiàn)有技術存在的不足之處，提供一種接口時序簡單，可靠性高，緩 沖能力強，具有很強健壯性和可恢復性的基帶忍片輸入緩沖方法。
[0006] 本發(fā)明的上述目的可W通過下述技術方案予W實現(xiàn)：一種基帶忍片輸入緩沖方 法，其特征在于包括如下步驟:在輸入緩沖電路中設置數(shù)據(jù)采集電路、數(shù)據(jù)存儲模塊、初始 化邏輯模塊和寫控制邏輯模塊;基帶處理忍片外部輸入的遙測傳送帖按照帖間離散，帖內(nèi) 連續(xù)的傳輸規(guī)則，通過討良單端線串行輸入到數(shù)據(jù)采集電路，數(shù)據(jù)采集電路采用多點檢測的 方式檢測輸入時鐘跳變沿，獲得采集數(shù)據(jù)，完成接口處理;采集數(shù)據(jù)在寫控制邏輯模塊控制 下按編排規(guī)則寫入數(shù)據(jù)存儲模塊，當數(shù)據(jù)存儲模塊中數(shù)據(jù)存儲量超過預設口限時，輸出 ready高電平指示信號；與輸入緩沖電路相連的后一級處理模塊檢測ready高電平指示信 號，然后根據(jù)調(diào)制速率與處理速率匹配情況，向輸入緩沖電路給出請求脈沖;輸入緩沖電路 若正在輸出數(shù)據(jù)，則不響應該請求，否則，從數(shù)據(jù)存儲模塊中讀出一帖數(shù)據(jù)按照約定輸出格 式串行輸出。
[0007] 本發(fā)明相比于現(xiàn)有技術具有如下有益效果： 接口時序簡單。本發(fā)明基帶處理忍片外部輸入和緩沖電路內(nèi)部輸出均采用討良單端線 串行傳輸方式，外部輸入的遙測傳送帖，在數(shù)據(jù)采集電路中完成接口處理，實現(xiàn)W內(nèi)部系統(tǒng) 時鐘驅(qū)動獲得采集數(shù)據(jù)，簡化了接口設計和接口時序，尤其采用帖間離散，帖內(nèi)連續(xù)的方式 串行接收忍片外部輸入遙測數(shù)據(jù)，管腳占用少，結構更簡單。
[0008] 可靠性高。數(shù)據(jù)采集電路采用多點檢測的方式檢測時鐘跳變沿，能夠在獲得最佳 采樣時刻的同時，有效的消除各種原因帶來的輸入毛刺;數(shù)據(jù)存儲采用專口的寫控制邏輯 設計，能夠?qū)崿F(xiàn)不論忍片外部任何原因帶來的錯誤寫入都不會影響到后續(xù)正確的傳送帖寫 入，從而提高了可靠性。
[0009] 緩沖能力強。輸入緩沖電路緩沖區(qū)實際使用大小設計為不大于實際物理存儲空間 的遙測傳送帖長的最大整倍數(shù)，能夠極大化利用物理存儲空間，緩沖能力強。
[0010] 強健壯性和可恢復性。在重新配置，或異常抖動而導致工作參數(shù)變化時，緩沖電路 會自動初始化各寄存器狀態(tài)，丟棄緩沖區(qū)無效數(shù)據(jù)，能實現(xiàn)W最快速度從異常中恢復，并響 應正確的配置。
【附圖說明】
[0011] 下面結合附圖和【具體實施方式】對本方法進一步說明。
[0012] 圖1是本發(fā)明基帶忍片輸入緩沖電路原理框圖。
[0013] 圖2是圖1輸入緩沖電路串行輸入時序圖。
[0014] 圖3是圖1輸入緩沖電路串行輸出時序圖。
【具體實施方式】
[0015] 參閱圖1。在W下描述的實施例中，在輸入緩沖電路中設有數(shù)據(jù)采集電路、數(shù)據(jù)存 儲模塊、初始化邏輯模塊和寫控制邏輯模塊;基帶處理忍片外部輸入的遙測傳送帖按照帖 間離散，帖內(nèi)連續(xù)的傳輸規(guī)則，通過3根單端線串行輸入到數(shù)據(jù)采集電路，數(shù)據(jù)采集電路采 用多點檢測的方式檢測輸入時鐘跳變沿，獲得采集數(shù)據(jù)，完成接口處理;采集數(shù)據(jù)在寫控制 邏輯模塊控制下按編排規(guī)則寫入數(shù)據(jù)存儲模塊，當數(shù)據(jù)存儲模塊中數(shù)據(jù)存儲量超過預設口 限時，輸出ready高電平指示信號；與輸入緩沖電路相連的后一級處理模塊檢測到該高電平 指示信號，然后根據(jù)調(diào)制速率與處理速率匹配情況向輸入緩沖電路給出請求脈沖;輸入緩 沖電路若正在輸出數(shù)據(jù)，則不響應該請求，否則，從數(shù)據(jù)存儲模塊中讀出一帖數(shù)據(jù)按照約定 輸出格式串行輸出。
[0016] 參閱圖2。輸入緩沖電路對基帶處理忍片外部輸入接口所設及的討良單端線傳輸約 定為，占空比50%的輸入采樣鐘811'_化1(下降沿與輸入數(shù)據(jù)811'_^，輸入使能811'_〔6的切換 沿對齊;基帶處理忍片外部處理模塊檢測到忍片輸入緩沖電路存儲狀態(tài)指示buf_state若 為低電平非滿，則按照帖間離散，帖內(nèi)連續(xù)的傳輸規(guī)則向忍片輸入緩沖電路輸入串行遙測 傳送帖。
[0017] 數(shù)據(jù)采集電路使用忍片內(nèi)部高頻系統(tǒng)鐘檢測低頻外部輸入時鐘上升沿，并采用多 點檢測方法W檢測到"Oir作為真實的上升沿的判據(jù)，在檢測到上升沿的時隙寄存經(jīng)過同 步延遲的輸入數(shù)據(jù)BIT_IN作為采樣值，寄存經(jīng)過同步延遲的輸入使能BIT_CE作為有效性指 示采樣值，從而在獲得最佳采樣時刻的同時有效的消除毛刺。
[0018] 輸入緩沖電路輸出到后級模塊采用握手式交互方式進行，當數(shù)據(jù)存儲模塊中緩沖 數(shù)據(jù)數(shù)目大于一帖長度，則輸出有數(shù)據(jù)指示frame_rdy為高電平通知后級模塊;此后輸入緩 沖電路若檢測到后級模塊的取數(shù)脈沖get_en，如果當前為輸出狀態(tài)，則不響應請求而繼續(xù) 完成數(shù)據(jù)輸出，否則按照串行輸出時序約定，W讀指針rdptr所指向的存儲區(qū)地址開始，啟 動一帖數(shù)據(jù)輸出過程。
[0019] 輸入緩沖電路收到外部復位、傳送帖長重新配置、傳送帖長因異常錯誤而發(fā)生改 變時，均產(chǎn)生本地復位信號對相關寄存器進行初始化，其中，輸入緩沖電路將讀指針rdptr， 寫指針wptr初始化為指向存儲區(qū)首地址，下一帖基地址next_base初始化為指向存儲區(qū)首 地址，存儲區(qū)真實使用容量use_size初始化為物理存儲大小，丟棄已存數(shù)據(jù)，W實現(xiàn)對新配 置或異常解除后對新需求的最快響應。
[0020] 輸入緩沖電路寫控制邏輯檢測到外部傳送帖輸入啟動時，置寫指針wrptr為下一 帖基地址next_base的值并開始寫入，同時更新下一帖基地址next_base，更新規(guī)則為：若更 新后小于存儲區(qū)物理大小，則更新為當前值加一帖長度后的地址;反之，則更新為指向存儲 區(qū)首地址，并且更新存儲區(qū)真實使用容量use_size為當前的下一帖基地址next_base的數(shù) 值，輸入緩沖電路的存儲區(qū)容量Buse通過下式計算：
其中，Lf為遙測傳送帖長，Bph為存儲區(qū)物理大小。
【主權項】
1. 一種基帶芯片輸入緩沖方法，其特征在于包括如下步驟:在輸入緩沖電路中設置數(shù) 據(jù)采集電路、數(shù)據(jù)存儲模塊、初始化邏輯模塊和寫控制邏輯模塊;基帶處理芯片外部輸入的 遙測傳送幀按照幀間離散，幀內(nèi)連續(xù)的傳輸規(guī)則，通過3根單端線串行輸入到數(shù)據(jù)采集電 路，數(shù)據(jù)采集電路采用多點檢測的方式檢測輸入時鐘跳變沿，獲得采集數(shù)據(jù)，完成接口處 理;采集數(shù)據(jù)在寫控制邏輯模塊控制下按編排規(guī)則寫入數(shù)據(jù)存儲模塊，當數(shù)據(jù)存儲模塊中 數(shù)據(jù)存儲量超過預設門限時，輸出ready高電平指示信號;與輸入緩沖電路相連的后一級處 理模塊檢測ready高電平指示信號，然后根據(jù)調(diào)制速率與處理速率匹配情況，向輸入緩沖電 路給出請求脈沖;輸入緩沖電路若正在輸出數(shù)據(jù)，則不響應該請求，否則，從數(shù)據(jù)存儲模塊 中讀出一幀數(shù)據(jù)按照約定輸出格式串行輸出。2. 按權利要求1所述的基帶芯片輸入緩沖方法，其特征在于:輸入緩沖電路對基帶處理 芯片外部輸入接口所涉及的3根單端線傳輸規(guī)則約定為：占空比50 %的輸入采樣鐘BIT_CLK 下降沿與輸入數(shù)據(jù)BIT_IN，輸入使能BIT_CE的切換沿對齊;基帶處理芯片外部處理模塊檢 測到芯片輸入緩沖電路存儲狀態(tài)指示buf_state若為低電平非滿，則按照幀間離散，幀內(nèi)連 續(xù)的傳輸規(guī)則向芯片輸入緩沖電路輸入串行遙測傳送幀。3. 按權利要求1所述的基帶芯片輸入緩沖方法，其特征在于:數(shù)據(jù)采集電路使用基帶處 理芯片內(nèi)部高頻系統(tǒng)鐘檢測低頻外部輸入時鐘上升沿，并采用多點檢測方法以檢測到 "011"作為真實的上升沿的判據(jù)，在檢測到上升沿的時隙寄存經(jīng)過同步延遲的輸入數(shù)據(jù) BIT_IN作為采樣值，寄存經(jīng)過同步延遲的輸入使能BIT_CE作為有效性指示采樣值，從而在 獲得最佳采樣時刻的同時有效的消除毛刺。4. 按權利要求1所述的基帶芯片輸入緩沖方法，其特征在于:輸入緩沖電路輸出到后級 模塊采用握手式交互方式進行，當數(shù)據(jù)存儲模塊中緩沖數(shù)據(jù)數(shù)目大于一幀長度，則輸出有 數(shù)據(jù)指示fram e_rdy為高電平通知后級模塊;此后輸入緩沖電路若檢測到后級模塊的取數(shù) 脈沖get_en，如果當前為正在輸出狀態(tài)，則不響應請求而繼續(xù)完成數(shù)據(jù)輸出，否則按照串行 輸出時序約定，以讀指針rdptr所指向的存儲區(qū)地址開始，啟動一幀數(shù)據(jù)輸出過程。5. 按權利要求1所述的基帶芯片輸入緩沖方法，其特征在于:輸入緩沖電路收到外部復 位、傳送幀長重新配置、傳送幀長因異常錯誤而發(fā)生改變時，均產(chǎn)生本地復位信號對相關寄 存器進行初始化，其中，輸入緩沖電路將讀指針rdptr，寫指針wrptr初始化為指向存儲區(qū)首 地址，下一幀基地址next_base初始化為指向存儲區(qū)首地址，存儲區(qū)真實使用容量use_size 初始化為存儲區(qū)物理存儲大小，丟棄已存數(shù)據(jù)，以實現(xiàn)對新配置或異常解除后對新需求的 最快響應。6. 按權利要求1所述的基帶芯片輸入緩沖方法，其特征在于:輸入緩沖電路寫控制邏輯 檢測到芯片外部遙測傳送幀輸入啟動時，置寫指針wrptr為下一幀基地址next_base的值并 開始寫入，同時更新下一幀基地址n eXt_base，更新規(guī)則為:若更新后小于存儲區(qū)物理大小， 則更新為當前值加一幀長度后的地址;反之，則更新為指向存儲區(qū)首地址，并且更新存儲區(qū) 真實使用容量use_size為當前的下一幀基地址next_base的數(shù)值。7. 按權利要求1所述的基帶芯片輸入緩沖方法，其特征在于:輸入緩沖電路的數(shù)據(jù)存儲 模塊存儲區(qū)容量Buse3通過下式計算：其中，Lf為遙測傳送幀長，Bph為存儲區(qū)物理大小。
【文檔編號】G06F13/20GK106021144SQ201610342040
【公開日】2016年10月12日
【申請日】2016年5月20日
【發(fā)明人】蔣友邦
【申請人】中國電子科技集團公司第十研究所