一種數(shù)據(jù)通信的方法及裝置的制造方法
【專利摘要】本發(fā)明公開了一種數(shù)據(jù)通信的方法及裝置，該方法包括：FPGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。該方法在實(shí)現(xiàn)多路以太網(wǎng)與單個(gè)CPU雙向通信的同時(shí)，能夠提高帶寬利用率，穩(wěn)定地將多路百兆以太網(wǎng)信號(hào)采集，并且在上傳數(shù)據(jù)時(shí)不會(huì)產(chǎn)生大量的中斷，從而降低了對(duì)CPU資源的占用，在整體上提高系統(tǒng)性能。
【專利說明】
_種數(shù)據(jù)通信的方法及裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明實(shí)施例涉及通信的技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)通信的方法及裝置。
【背景技術(shù)】
[0002]隨著以太網(wǎng)的普及以及與之相關(guān)的器件成本降低，以太網(wǎng)通信已成為了進(jìn)行長(zhǎng)距離穩(wěn)定通信的首選實(shí)現(xiàn)方法，所以大多數(shù)終端設(shè)備都留有至少一個(gè)以太網(wǎng)接口，以便完成數(shù)據(jù)的上報(bào)和下發(fā)。目前，市場(chǎng)上存在很多基于以太網(wǎng)的數(shù)據(jù)采集卡。其設(shè)計(jì)架構(gòu)大多數(shù)是以交換芯片為數(shù)據(jù)處理核心，數(shù)據(jù)采集端為掛接在交換芯片上的多個(gè)物理層(PhysicalLayer，PHY)芯片。
[0003]數(shù)據(jù)上傳端為掛接在交換芯片上的一個(gè)PHY芯片。在上報(bào)以太網(wǎng)數(shù)據(jù)時(shí)，多路數(shù)據(jù)通過交換芯片外掛的多個(gè)PHY芯片進(jìn)入交換芯片，然后由交換芯片進(jìn)行存儲(chǔ)轉(zhuǎn)發(fā)，最后通過PHY芯片上傳到中央處理器(Central Processing Unit,CPU)。在下發(fā)數(shù)據(jù)時(shí)，所述CI3U將數(shù)據(jù)包通過PHY傳輸?shù)浇粨Q芯片，交換芯片通過解封數(shù)據(jù)包，再確定需要轉(zhuǎn)發(fā)到采集端的哪一個(gè)PHY。通過這種方式可以完成多路以太網(wǎng)接口與單個(gè)CPU之間的雙向通信。
[0004]由于采集卡在上報(bào)數(shù)據(jù)給CPU時(shí)，會(huì)通過中斷方式通知CPU。當(dāng)數(shù)據(jù)需要頻繁上報(bào)時(shí)，CPU需要耗費(fèi)大量的資源和時(shí)間來響應(yīng)中斷，從而降低系統(tǒng)性能。另外，由于以太包的發(fā)送存在長(zhǎng)度至少為96bits的幀間隙和長(zhǎng)度為SBytes的引導(dǎo)碼。當(dāng)上報(bào)的以太包長(zhǎng)度較短時(shí)，這會(huì)造成上報(bào)數(shù)據(jù)中存在大量的無效數(shù)據(jù)，從而降低帶寬的利用率。

【發(fā)明內(nèi)容】

[0005]本發(fā)明實(shí)施例的目的在于提出一種數(shù)據(jù)通信的方法及裝置，旨在解決如何減少占用CPU寶貴的資源、提高帶寬利用率的問題。
[0006]為達(dá)此目的，本發(fā)明實(shí)施例采用以下技術(shù)方案:
[0007]第一方面，一種數(shù)據(jù)通信的方法，所述方法包括:
[0008]FPGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；
[0009]所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。
[0010]優(yōu)選地，所述FPGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)，包括:
[0011]所述以太網(wǎng)信號(hào)進(jìn)入光電轉(zhuǎn)換器件SFPl，經(jīng)過光電轉(zhuǎn)換后變?yōu)殡娦盘?hào)，以SerDes串行信號(hào)格式傳輸?shù)剿鑫锢韺有酒鑫锢韺有酒瑢?duì)SerDes串行信號(hào)格式的電信號(hào)進(jìn)行解串，且將解串后的電信號(hào)變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸?shù)剿鯢PGA芯片。
[0012]優(yōu)選地，所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU，包括:
[0013]所述FPGA芯片輪流對(duì)至少一個(gè)上行通道的并行信號(hào)的數(shù)據(jù)包進(jìn)行緩存，并記錄對(duì)應(yīng)的時(shí)間戳和通道號(hào)，對(duì)所有的數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行組包；
[0014]組包后，經(jīng)過MAC核進(jìn)行以太包封包，封包后通過GMII總線傳輸?shù)絊GMII核，所述SGMII核再將封包后的數(shù)據(jù)包傳輸?shù)絊erDes核，所述SerDes核將數(shù)據(jù)包串行化后上報(bào)給所述 CPU。
[0015]優(yōu)選地，所述方法還包括:
[0016]所述CPU將需要下發(fā)給各個(gè)通道的數(shù)據(jù)包以預(yù)設(shè)格式封包、串行化，通過SerDes串行通道傳輸?shù)剿鯢PGA芯片；
[0017]所述FPGA芯片對(duì)下發(fā)的數(shù)據(jù)包進(jìn)行解包，查找下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)包，再通過MII總線傳輸?shù)綄?duì)應(yīng)的物理層芯片中，經(jīng)所述物理層芯片進(jìn)行串行化后傳輸?shù)剿龉怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后發(fā)送到以太網(wǎng)。
[0018]優(yōu)選地，所述FPGA芯片為L(zhǎng)attice ECP3-17 FPGA芯片。
[0019 ]第二方面，一種數(shù)據(jù)通信的裝置，所述裝置包括:
[0020]第一接收模塊，用于物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；
[0021 ]第一處理模塊，用于提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。
[0022]優(yōu)選地，所述第一接收模塊，用于:
[0023]所述以太網(wǎng)信號(hào)進(jìn)入光電轉(zhuǎn)換器件SFPl，經(jīng)過光電轉(zhuǎn)換后變?yōu)殡娦盘?hào)，以SerDes串行信號(hào)格式傳輸?shù)剿鑫锢韺有酒?，所述物理層芯片?duì)SerDes串行信號(hào)格式的電信號(hào)進(jìn)行解串，且將解串后的電信號(hào)變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸?shù)剿鯢PGA芯片。
[0024]優(yōu)選地，所述第一處理模塊，用于:
[0025]輪流對(duì)至少一個(gè)上行通道的并行信號(hào)的數(shù)據(jù)包進(jìn)行緩存，并記錄對(duì)應(yīng)的時(shí)間戳和通道號(hào)，對(duì)所有的數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行組包；
[0026]組包后，經(jīng)過MAC核進(jìn)行以太包封包，封包后通過GMII總線傳輸?shù)絊GMII核，所述SGMII核再將封包后的數(shù)據(jù)包傳輸?shù)絊erDes核，所述SerDes核將數(shù)據(jù)包串行化后上報(bào)給所述 CPU。
[0027]優(yōu)選地，所述裝置還包括:
[0028]第二接收模塊，用于接收所述CPU通過SerDes串行通道發(fā)送給各個(gè)通道的以預(yù)設(shè)格式封包、串行化的數(shù)據(jù)包；
[0029]第二處理模塊，用于對(duì)下發(fā)的數(shù)據(jù)包進(jìn)行解包，查找下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)包，再通過MII總線傳輸?shù)綄?duì)應(yīng)的物理層芯片中，經(jīng)所述物理層芯片進(jìn)行串行化后傳輸?shù)剿龉怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后發(fā)送到以太網(wǎng)。
[0030]優(yōu)選地，所述FPGA芯片為L(zhǎng)attice ECP3-17 FPGA芯片。
[0031]本發(fā)明實(shí)施例提供一種數(shù)據(jù)通信的方法及裝置，F(xiàn)PGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào);所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU，在實(shí)現(xiàn)多路以太網(wǎng)與單個(gè)CPU雙向通信的同時(shí)，能夠少占用CPU寶貴的資源，提高帶寬利用率，穩(wěn)定地將多路百兆以太網(wǎng)信號(hào)采集的同時(shí)，在上傳數(shù)據(jù)是不會(huì)產(chǎn)生大量的中斷，從而降低了對(duì)CPU資源的占用，在整體上提高系統(tǒng)性能。
【附圖說明】
[0032]圖1是本發(fā)明實(shí)施例提供的一種數(shù)據(jù)通信的方法的流程示意圖；
[0033]圖2是本發(fā)明實(shí)施例提供的另一種數(shù)據(jù)通信的方法的流程示意圖；
[0034]圖3是本發(fā)明實(shí)施例提供的另一種數(shù)據(jù)通信的方法的流程示意圖；
[0035]圖4是本發(fā)明實(shí)施例提供的一種數(shù)據(jù)通信的裝置的功能模塊示意圖。
【具體實(shí)施方式】
[0036]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明實(shí)施例作進(jìn)一步的詳細(xì)說明?？梢岳斫獾氖牵颂幩枋龅木唧w實(shí)施例僅僅用于解釋本發(fā)明實(shí)施例，而非對(duì)本發(fā)明實(shí)施例的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明實(shí)施例相關(guān)的部分而非全部結(jié)構(gòu)。
[0037]參考圖1，圖1是本發(fā)明實(shí)施例提供的一種數(shù)據(jù)通信的方法的流程示意圖。
[0038]在圖1中，所述數(shù)據(jù)通信的方法包括:
[0039]步驟101，F(xiàn)PGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；
[0040]具體的，如圖2所示，圖2可以實(shí)現(xiàn)8路百兆以太網(wǎng)接口與單個(gè)CPU的高效通信。
[0041]優(yōu)選地，所述FPGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)，包括:
[0042]所述以太網(wǎng)信號(hào)進(jìn)入光電轉(zhuǎn)換器件SFPl，經(jīng)過光電轉(zhuǎn)換后變?yōu)殡娦盘?hào)，以SerDes串行信號(hào)格式傳輸?shù)剿鑫锢韺有酒?，所述物理層芯片?duì)SerDes串行信號(hào)格式的電信號(hào)進(jìn)行解串，且將解串后的電信號(hào)變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸?shù)剿鯢PGA芯片。
[0043]步驟102，所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。
[0044]優(yōu)選地，所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU，包括:
[0045]所述FPGA芯片輪流對(duì)至少一個(gè)上行通道的并行信號(hào)的數(shù)據(jù)包進(jìn)行緩存，并記錄對(duì)應(yīng)的時(shí)間戳和通道號(hào)，對(duì)所有的數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行組包；
[0046]組包后，經(jīng)過MAC核進(jìn)行以太包封包，封包后通過GMII總線傳輸?shù)絊GMII核，所述SGMII核再將封包后的數(shù)據(jù)包傳輸?shù)絊erDes核，所述SerDes核將數(shù)據(jù)包串行化后上報(bào)給所述 CPU。
[0047]具體的，在上行通道中，以其中一路為例，其他通路工作原理一樣。以太網(wǎng)信號(hào)從rl進(jìn)入光/電轉(zhuǎn)換器件SFPl經(jīng)過光/電轉(zhuǎn)換后變?yōu)殡娦盘?hào)通過srl以SerDes串行信號(hào)格式傳輸?shù)絇HYl，物理層芯片PHYl對(duì)SerDes信號(hào)進(jìn)行解串將其變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸至IJFPGA芯片，F(xiàn)PGA芯片將幾路上行通道中數(shù)據(jù)包進(jìn)行解包，提取有用信息，標(biāo)記時(shí)間戳以及相應(yīng)數(shù)據(jù)包相應(yīng)的來源通道，然后將這些包按照自定義格式重新組織，并進(jìn)行串行化，最后通過SerDes串行通道sr9上傳到CPU作處理分析。
[0048]其中4142 43 4445 46 47 48:系統(tǒng)的以太網(wǎng)輸出，下行信號(hào)；
[0049]rl，r2，r3，r4，r5，r6，r7，r8:系統(tǒng)的以太網(wǎng)輸入，上行信號(hào)；
[0050]SFPl，SFP2，SFP3，SFP4，SFP5，SFP6，SFP7，SFP8:SFP(Smal I Form-factorPluggable transceiver，小封裝可插拔收發(fā)器)光電轉(zhuǎn)換模塊；
[0051 ] sr l_sr8:光電輸出模塊的serdes信號(hào)輸入，屬于上行信號(hào)；
[0052]stl_st8:光電輸出模塊的serdes信號(hào)輸出，下行信號(hào)；
[0053 ] PHYl -PHY8:物理層芯片，完成SerDer信號(hào)和MII總線信號(hào)的相互轉(zhuǎn)換；
[0054]ml-m8:MII總線，雙向信號(hào)，F(xiàn)PGA芯片通過MII接口與PHY芯片通信；
[0055]FPGA:FPGA(Field—ProgrammabIe Gate Array，即現(xiàn)場(chǎng)可編程門陣列)芯片，在此系統(tǒng)中完成以太網(wǎng)包的解/封包，以太網(wǎng)包的時(shí)間戳標(biāo)記，按自定義包格式解/封包，數(shù)據(jù)包上報(bào)/下發(fā)控制等功能；
[0056]CPU:作為系統(tǒng)的管理單元，對(duì)上報(bào)數(shù)據(jù)進(jìn)行處理分析以及往各采集端下發(fā)應(yīng)答和控制命令；
[0057]elk:時(shí)鐘模塊，為整個(gè)系統(tǒng)工作提供時(shí)鐘。
[0058]優(yōu)選地，所述方法還包括:
[0059]所述CPU將需要下發(fā)給各個(gè)通道的數(shù)據(jù)包以預(yù)設(shè)格式封包、串行化，通過SerDes串行通道傳輸?shù)剿鯢PGA芯片；
[0060]所述FPGA芯片對(duì)下發(fā)的數(shù)據(jù)包進(jìn)行解包，查找下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)包，再通過MII總線傳輸?shù)綄?duì)應(yīng)的物理層芯片中，經(jīng)所述物理層芯片進(jìn)行串行化后傳輸?shù)剿龉怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后發(fā)送到以太網(wǎng)。
[0061]其中，所述FPGA芯片為L(zhǎng)atticeECP3-17 FPGA芯片。
[0062]具體的，如圖2所示，在下行通道中，以其中一路為例，其他通路工作原理一樣。CPU將需要下發(fā)給各個(gè)通道的數(shù)據(jù)以自定義格式封包作串行化，然后通過SerDes串行通道st9傳輸?shù)紽PGA芯片，F(xiàn)PGA芯片對(duì)下發(fā)包進(jìn)行解包，找出下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)內(nèi)容，然后通過MII總線傳輸?shù)綄?duì)應(yīng)的PHYl芯片中，數(shù)據(jù)經(jīng)PHY芯片進(jìn)行串行化之后被傳輸?shù)焦怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后經(jīng)tl發(fā)送到以太網(wǎng)。
[0063]另參考圖3，在實(shí)際使用時(shí)，數(shù)據(jù)上行的操作是這樣的，百兆以太網(wǎng)信號(hào)經(jīng)過光/電轉(zhuǎn)換模塊轉(zhuǎn)換為電信號(hào)，然后經(jīng)串行SerDes通道進(jìn)入百兆以太網(wǎng)物理層芯片進(jìn)行解串和時(shí)鐘恢復(fù)，緊接著通過MII總線傳輸?shù)絃attice ECP3-17 FPGA芯片(FPGA芯片內(nèi)部為用戶自己編寫的解/封包邏輯模塊，上行/下行通道選擇模塊，數(shù)據(jù)緩存模塊，Lattice廠商提供的MAC，SGMII ,SerDes等IP核)，F(xiàn)PGA芯片輪流對(duì)8個(gè)上行通道的數(shù)據(jù)包進(jìn)行緩存，同時(shí)記錄數(shù)據(jù)包的時(shí)間戳和通道號(hào)。然后對(duì)所有數(shù)據(jù)包按照用戶自定義的格式組包。組包完畢后，經(jīng)過MAC核進(jìn)行以太包封包，封包完畢后通過GMII總線傳輸?shù)絊GMII核，SGMII核再將器傳輸?shù)絊erDes核，SerDes核將數(shù)據(jù)包串行化后上報(bào)給T1040。
[0064]而數(shù)據(jù)下行的操作則如下，T1040按用戶自定義的格式將要下發(fā)的數(shù)據(jù)和控制命令組包，再進(jìn)行以太包封包。封包完畢后經(jīng)過SerDe s通道傳輸至FPGA，F(xiàn)PGA將數(shù)據(jù)包解包，然后通過選擇器分別將數(shù)據(jù)包送到對(duì)應(yīng)的通道，然后經(jīng)過百兆以太網(wǎng)PHY串行化和光/電轉(zhuǎn)換模塊轉(zhuǎn)換為光信號(hào)后發(fā)送到以太網(wǎng)。
[0065]本發(fā)明實(shí)施例提供一種數(shù)據(jù)通信的方法，F(xiàn)PGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU，在實(shí)現(xiàn)多路以太網(wǎng)與單個(gè)CPU雙向通信的同時(shí)，能夠少占用CPU寶貴的資源，提高帶寬利用率，穩(wěn)定地將多路百兆以太網(wǎng)信號(hào)采集的同時(shí)，在上傳數(shù)據(jù)時(shí)不會(huì)產(chǎn)生大量的中斷，從而降低了對(duì)CPU資源的占用，在整體上提尚系統(tǒng)性能。
[0066]參考圖4，圖4是本發(fā)明實(shí)施例提供的一種數(shù)據(jù)通信的裝置的功能模塊示意圖。
[0067]在圖4中，所述數(shù)據(jù)通信的裝置包括:
[0068]第一接收模塊401，用于物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；
[0069]優(yōu)選地，所述第一接收模塊401，用于:
[0070]所述以太網(wǎng)信號(hào)進(jìn)入光電轉(zhuǎn)換器件SFPl，經(jīng)過光電轉(zhuǎn)換后變?yōu)殡娦盘?hào)，以SerDes串行信號(hào)格式傳輸?shù)剿鑫锢韺有酒?，所述物理層芯片?duì)SerDes串行信號(hào)格式的電信號(hào)進(jìn)行解串，且將解串后的電信號(hào)變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸?shù)剿鯢PGA芯片。
[0071 ]第一處理模塊402，用于提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。
[0072]優(yōu)選地，所述第一處理模塊402，用于:
[0073]輪流對(duì)至少一個(gè)上行通道的并行信號(hào)的數(shù)據(jù)包進(jìn)行緩存，并記錄對(duì)應(yīng)的時(shí)間戳和通道號(hào)，對(duì)所有的數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行組包；
[0074]組包后，經(jīng)過MAC核進(jìn)行以太包封包，封包后通過GMII總線傳輸?shù)絊GMII核，所述SGMII核再將封包后的數(shù)據(jù)包傳輸?shù)絊erDes核，所述SerDes核將數(shù)據(jù)包串行化后上報(bào)給所述 CPU。
[0075]優(yōu)選地，所述裝置還包括:
[0076]第二接收模塊，用于接收所述CPU通過SerDes串行通道發(fā)送給各個(gè)通道的以預(yù)設(shè)格式封包、串行化的數(shù)據(jù)包；
[0077]第二處理模塊，用于對(duì)下發(fā)的數(shù)據(jù)包進(jìn)行解包，查找下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)包，再通過MII總線傳輸?shù)綄?duì)應(yīng)的物理層芯片中，經(jīng)所述物理層芯片進(jìn)行串行化后傳輸?shù)剿龉怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后發(fā)送到以太網(wǎng)。
[0078]其中，所述FPGA芯片為L(zhǎng)atticeECP3-17 FPGA芯片。
[0079]本發(fā)明實(shí)施例提供一種數(shù)據(jù)通信的裝置，F(xiàn)PGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)；所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU，在實(shí)現(xiàn)多路以太網(wǎng)與單個(gè)CPU雙向通信的同時(shí)，能夠少占用CPU寶貴的資源，提高帶寬利用率，穩(wěn)定地將多路百兆以太網(wǎng)信號(hào)采集的同時(shí)，在上傳數(shù)據(jù)是不會(huì)產(chǎn)生大量的中斷，從而降低了對(duì)CPU資源的占用，在整體上提尚系統(tǒng)性能。
[0080]以上結(jié)合具體實(shí)施例描述了本發(fā)明實(shí)施例的技術(shù)原理。這些描述只是為了解釋本發(fā)明實(shí)施例的原理，而不能以任何方式解釋為對(duì)本發(fā)明實(shí)施例保護(hù)范圍的限制。基于此處的解釋，本領(lǐng)域的技術(shù)人員不需要付出創(chuàng)造性的勞動(dòng)即可聯(lián)想到本發(fā)明實(shí)施例的其它【具體實(shí)施方式】，這些方式都將落入本發(fā)明實(shí)施例的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種數(shù)據(jù)通信的方法，其特征在于，所述方法包括: FPGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)； 所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述FPGA芯片接收物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)，包括: 所述以太網(wǎng)信號(hào)進(jìn)入光電轉(zhuǎn)換器件SFPl，經(jīng)過光電轉(zhuǎn)換后變?yōu)殡娦盘?hào)，以SerDes串行信號(hào)格式傳輸?shù)剿鑫锢韺有酒鑫锢韺有酒瑢?duì)SerDes串行信號(hào)格式的電信號(hào)進(jìn)行解串，且將解串后的電信號(hào)變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸?shù)剿鯢PGA芯片。3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述FPGA芯片提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU，包括: 所述FPGA芯片輪流對(duì)至少一個(gè)上行通道的并行信號(hào)的數(shù)據(jù)包進(jìn)行緩存，并記錄對(duì)應(yīng)的時(shí)間戳和通道號(hào)，對(duì)所有的數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行組包； 組包后，經(jīng)過MAC核進(jìn)行以太包封包，封包后通過GMII總線傳輸?shù)絊GMII核，所述SGMII核再將封包后的數(shù)據(jù)包傳輸?shù)絊erDes核，所述SerDes核將數(shù)據(jù)包串行化后上報(bào)給所述CPU。4.根據(jù)權(quán)利要求1至3任意一項(xiàng)所述的方法，其特征在于，所述方法還包括: 所述CPU將需要下發(fā)給各個(gè)通道的數(shù)據(jù)包以預(yù)設(shè)格式封包、串行化，通過SerDes串行通道傳輸?shù)剿鯢PGA芯片； 所述FPGA芯片對(duì)下發(fā)的數(shù)據(jù)包進(jìn)行解包，查找下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)包，再通過MII總線傳輸?shù)綄?duì)應(yīng)的物理層芯片中，經(jīng)所述物理層芯片進(jìn)行串行化后傳輸?shù)剿龉怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后發(fā)送到以太網(wǎng)。5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述FPGA芯片為L(zhǎng)atticeECP3-17FPGA芯片。6.一種數(shù)據(jù)通信的裝置，其特征在于，所述裝置包括: 第一接收模塊，用于物理層芯片發(fā)送的并行信號(hào)，所述并行信號(hào)為以太網(wǎng)信號(hào)經(jīng)過光電轉(zhuǎn)換變?yōu)殡娦盘?hào)后，以預(yù)設(shè)串行信號(hào)的格式傳輸?shù)剿鑫锢韺有酒M(jìn)行串并轉(zhuǎn)換后的信號(hào)； 第一處理模塊，用于提取所述并行信號(hào)中的數(shù)據(jù)包，并將所述數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行處理后，發(fā)送給CPU。7.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述第一接收模塊，用于: 所述以太網(wǎng)信號(hào)進(jìn)入光電轉(zhuǎn)換器件SFPl，經(jīng)過光電轉(zhuǎn)換后變?yōu)殡娦盘?hào)，以SerDes串行信號(hào)格式傳輸?shù)剿鑫锢韺有酒?，所述物理層芯片?duì)SerDes串行信號(hào)格式的電信號(hào)進(jìn)行解串，且將解串后的電信號(hào)變?yōu)椴⑿行盘?hào)，并通過MII總線傳輸?shù)剿鯢PGA芯片。8.根據(jù)權(quán)利要求6所述的裝置，其特征在于，所述第一處理模塊，用于: 輪流對(duì)至少一個(gè)上行通道的并行信號(hào)的數(shù)據(jù)包進(jìn)行緩存，并記錄對(duì)應(yīng)的時(shí)間戳和通道號(hào)，對(duì)所有的數(shù)據(jù)包根據(jù)預(yù)設(shè)格式進(jìn)行組包； 組包后，經(jīng)過MAC核進(jìn)行以太包封包，封包后通過GMII總線傳輸?shù)絊GMII核，所述SGMII核再將封包后的數(shù)據(jù)包傳輸?shù)絊erDes核，所述SerDes核將數(shù)據(jù)包串行化后上報(bào)給所述CPU。9.根據(jù)權(quán)利要求6至8任意一項(xiàng)所述的裝置，其特征在于，所述裝置還包括: 第二接收模塊，用于接收所述CPU通過SerDes串行通道發(fā)送給各個(gè)通道的以預(yù)設(shè)格式封包、串行化的數(shù)據(jù)包； 第二處理模塊，用于對(duì)下發(fā)的數(shù)據(jù)包進(jìn)行解包，查找下發(fā)到各個(gè)通道對(duì)應(yīng)的數(shù)據(jù)包，再通過MII總線傳輸?shù)綄?duì)應(yīng)的物理層芯片中，經(jīng)所述物理層芯片進(jìn)行串行化后傳輸?shù)剿龉怆娹D(zhuǎn)換器件SFPl，經(jīng)行光電轉(zhuǎn)換后發(fā)送到以太網(wǎng)。10.根據(jù)權(quán)利要求9所述的裝置，其特征在于，所述FPGA芯片為L(zhǎng)atticeECP3-17FPGA芯片。
【文檔編號(hào)】G06F15/78GK106021172SQ201610377147
【公開日】2016年10月12日
【申請(qǐng)日】2016年5月31日
【發(fā)明人】梁猷強(qiáng)
【申請(qǐng)人】積成電子股份有限公司