共享總線上的比特分配以促成檢錯優(yōu)化的制作方法
【專利摘要】公開了涉及促成共享總線上的檢錯優(yōu)化的各個方面。主控設備耦合至從動設備，并且在主控設備與從動設備之間經(jīng)由控制數(shù)據(jù)總線促成字的經(jīng)編碼通信。經(jīng)編碼通信是根據(jù)一協(xié)議來編碼的，該協(xié)議分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。該協(xié)議分配該多個最低有效比特以包括至少一個附加檢錯比特或者該字的數(shù)據(jù)部分的至少第一最高有效比特。
【專利說明】共享總線上的比特分配以促成檢錯優(yōu)化
[0001]相關申請的交叉引用
[0002]本申請要求于2014年2月28日提交的美國臨時專利申請N0.61/946,647、以及于2015年2月27日提交的美國非臨時專利申請N0.14/634,106的優(yōu)先權和權益，這兩件申請的全部內容通過援弓I納入于此。
[0003]背景
[0004]領域
[0005]本公開涉及使得能夠在共享總線上進行高效操作，尤其涉及根據(jù)期望的字格式來分配比特以促成共享總線上的檢錯優(yōu)化。
[0006]背景
[0007]一般而言，可在耦合多個設備時使用共享總線。例如，集成電路間(I2C，并且也稱為I2C)是被用于將低速外圍設備附連至母板、嵌入式系統(tǒng)、蜂窩電話、或其他電子設備的多主控串行單端總線。I2C總線包括具有7比特尋址的串行時鐘線(SCL)和串行數(shù)據(jù)(SDA)線。I2C總線具有兩個節(jié)點角色:主控方和從動方。主控節(jié)點是生成時鐘并發(fā)起與從動節(jié)點的通信的節(jié)點。從動節(jié)點是接收時鐘并在被主控節(jié)點尋址時進行響應的節(jié)點。I2C總線是多主控總線，這意味著可存在任何數(shù)目的主控節(jié)點。另外，主控角色和從動角色可以在消息之間(在STOP被發(fā)送之后)被改變。I2C定義了基本的消息類型，其中每種消息類型始于START (開始)并結束于STOP(停止)。
[0008]在相機實現(xiàn)的上下文中，單向傳輸可被用于從圖像傳感器捕捉圖像并向基帶處理器中的存儲器傳送相應的圖像數(shù)據(jù)，而控制數(shù)據(jù)可在基帶處理器與圖像傳感器以及其他外圍設備之間交換。在一個示例中，相機控制接口(CCI)協(xié)議可被用于基帶處理器與圖像傳感器(和/或一個或多個從動節(jié)點)之間的此類控制數(shù)據(jù)。在另一示例中，CCI協(xié)議可在圖像傳感器與基帶處理器之間的I2C串行總線上實現(xiàn)。
[0009]檢錯算法往往被實現(xiàn)以提高共享總線通信的準確性。然而，往往不能通過常規(guī)的檢錯算法來檢測此類錯誤。因此，實現(xiàn)在其中更準確地檢測在共享總線上傳達的錯誤的算法是合乎需要的。
[0010]概述
[0011]以下給出本公開的一個或多個方面的簡要概述以提供對這些方面的基本理解。此概述不是本公開的所有構想到的特征的詳盡綜覽，并且既非旨在標識出本公開的所有方面的關鍵性或決定性要素亦非試圖界定本公開的任何或所有方面的范圍。其唯一目的是以簡化形式給出本公開的一個或多個方面的一些概念作為稍后給出的更詳細描述之序言。
[0012]本公開的各方面提供了涉及促成共享總線上的檢錯優(yōu)化的方法、裝置、計算機程序產(chǎn)品和處理系統(tǒng)。在一個方面，本公開提供了一種方法，其包括將主控設備耦合至從動設備，以及促成字在主控設備與從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信。對于此特定實現(xiàn)，經(jīng)編碼通信是根據(jù)一協(xié)議來編碼的，該協(xié)議分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。此處，此類最大化是經(jīng)由一協(xié)議達成的，該協(xié)議分配多個最低有效比特以包括至少一個附加檢錯比特或者字的數(shù)據(jù)部分的至少第一最高有效比特。
[0013]在另一方面，公開了一種配置成促成共享總線上的檢錯優(yōu)化的設備。該設備包括耦合至控制數(shù)據(jù)總線的處理器。此處，該處理器被配置成促成字在主控設備與從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信。在此實現(xiàn)中，經(jīng)編碼通信是根據(jù)一協(xié)議來編碼的，該協(xié)議分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。具體地，該協(xié)議分配多個最低有效比特以包括至少一個附加檢錯比特或者該字的數(shù)據(jù)部分的至少第一最高有效比特。
[0014]在進一步方面，公開了另一種配置成促成共享總線上的檢錯優(yōu)化的設備。對于此實現(xiàn)，該設備包括用于將主控設備耦合至從動設備的裝置，以及用于促成字在主控設備與從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信的裝置。此處，經(jīng)編碼通信是根據(jù)一協(xié)議來編碼的，該協(xié)議分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。即，該協(xié)議分配多個最低有效比特以包括至少一個附加檢錯比特或者該字的數(shù)據(jù)部分的至少第一最尚有效比特。
[0015]在又一方面，公開了一種被配置成經(jīng)由一條或多條指令來促成共享總線上的檢錯優(yōu)化的非瞬態(tài)機器可讀存儲介質。此處，在被至少一個處理器執(zhí)行時，該一條或多條指令使該至少一個處理器將主控設備耦合至從動設備，以及促成字在主控設備與從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信。在此實現(xiàn)中，經(jīng)編碼通信是根據(jù)一協(xié)議來編碼的，該協(xié)議分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。具體地，該協(xié)議分配多個最低有效比特以包括至少一個附加檢錯比特或者該字的數(shù)據(jù)部分的至少第一最高有效比特。
[0016]這些和其他所公開的方面將在閱覽以下詳細描述后將得到更全面的理解。在結合附圖研讀了下文對本發(fā)明的具體示例性方面的描述之后，本發(fā)明的其他方面、特征和方面對于本領域的普通技術人員將是明顯的。盡管本發(fā)明的特征在以下可能是針對一些方面和附圖來討論的，但本發(fā)明的所有方面可包括本文所討論的有利特征中的一個或多個。換言之，盡管可能討論了一個或多個方面具有某些有利特征，但也可以根據(jù)本文討論的本發(fā)明的各個方面使用此類特征中的一個或多個特征。以類似方式，盡管示例性方面在下文可能是作為設備、系統(tǒng)或方法方面進行討論的，但是應該理解，此類示例性方面可以在各種設備、系統(tǒng)、和方法中實現(xiàn)。
[0017]附圖
[0018]在結合附圖理解下面闡述的詳細描述時，各種特征、本質、和優(yōu)點會變得明顯，在附圖中，相像的附圖標記貫穿始終作相應標識。
[0019]圖1解說了根據(jù)本公開的一方面的示例性多主控總線。
[0020]圖2是根據(jù)本公開的一方面的示例性主控/從動設備的框圖。
[0021]圖3是解說具有基帶處理器和圖像傳感器并且實現(xiàn)圖像數(shù)據(jù)總線和多模式控制數(shù)據(jù)總線的設備的框圖。
[0022]圖4解說了時鐘可如何在CCIe模式中被嵌入在碼元到碼元轉變內，由此允許將I2C總線中的兩條線(即，SDA線和SCL線)用于數(shù)據(jù)傳輸。
[0023]圖5是解說用于在發(fā)射機處將數(shù)據(jù)比特轉碼成經(jīng)轉碼碼元以將時鐘信號嵌入在這些經(jīng)轉碼碼元內的示例性方法的框圖。
[0024]圖6解說了轉變數(shù)與順序碼元之間的示例性轉換。
[0025]圖7解說了轉變數(shù)與順序碼元之間的轉換。
[0026]圖8解說了用于從最高有效比特到最低有效比特將二進制比特轉換成三進制數(shù)的方法。
[0027]圖9解說了用于從最高有效比特到最低有效比特將二進制比特轉換成三進制數(shù)的發(fā)射機側邏輯電路。
[0028]圖10解說了用于從最高有效比特到最低有效比特將三進制數(shù)轉換成二進制比特的方法。
[0029]圖11解說了用于將12數(shù)位三進制數(shù)轉換成20比特的接收機側邏輯電路。
[0030]圖12概念性地解說了比特19(8卩，在比特計數(shù)開始于為比特O的第一比特時的第20比特)大多數(shù)情況下在CCIe協(xié)議中不被使用并且可被用于共享總線上的設備之間的命令。
[0031]圖13解說了對CCIe模式進入指示符的示例性通用調用，該CCIe模式進入指示符可由主控設備在共享總線上發(fā)送以向從動設備指示共享總線正在從I2C模式切換到CCIe模式進行操作。
[0032]圖14解說了可由CCIe主控設備(例如，圖1中的處于I2C模式的主控設備)發(fā)布以向所有具有CCIe能力的設備指示從CCIe模式轉變到I2C模式的示例性CCIe調用。
[0033]圖15解說了示例性CCIe從動方標識符(SID)字格式。
[0034]圖16解說了示例性CCIe地址字格式。
[0035]圖17解說了示例性寫數(shù)據(jù)字格式。
[0036]圖18解說了示例性讀規(guī)范字格式。
[0037]圖19解說了示例性讀數(shù)據(jù)字格式。
[0038]圖20解說了I2C—字節(jié)寫數(shù)據(jù)操作的示例性時序圖。
[0039]圖21解說了其中數(shù)據(jù)比特已被轉碼為十二個碼元以供在SDA線和SCL線上進行傳輸?shù)牟焕訡CIe傳輸。
[0040]圖22解說了從本文公開的編碼方案得到的第20比特(比特19)的示例性映射。
[0041]圖23解說了圖22的第20比特(比特19)區(qū)域的示例性映射內的子區(qū)域的細節(jié)。
[0042]圖24解說了可能發(fā)生的各種碼元錯誤狀況。
[0043]圖25解說了示出所傳送的碼元序列0321_0321_0321(其轉譯成二進制序列0000_0000_0000_0000_0000和三進制數(shù)0000_0000_00003)中的可能錯誤的表以及可如何在3個最低有效比特內檢測此類錯誤。
[0044]圖26解說了示出所傳送的碼元序列2301_2301_2301(其轉譯成二進制序列0100_0000_11011111_1000和三進制數(shù)1111_1111_11113)中的可能錯誤的表以及可如何在3個最低有效比特內檢測此類錯誤。
[0045]圖27解說了示出所傳送的碼元序列3131_3131_3131(其轉譯成二進制序列1000_0001 10111111_0000和三進制數(shù)2222_2222_22223)中的可能錯誤的表以及可如何在3個最低有效比特內檢測此類錯誤。
[0046]圖28解說了示出所傳送的碼元序列0132_3101_3231中的可能錯誤的表以及可如何在3個最低有效比特內檢測此類錯誤。
[0047]圖29解說了示出所傳送的碼元序列2030_2120_3021中的可能錯誤的表以及可如何在3個最低有效比特內檢測此類錯誤。
[0048]圖30解說了示出所傳送的碼元序列3231_0132_3101中的可能錯誤的表以及可如何在3個最低有效比特內檢測此類錯誤。
[0049]圖31是解說根據(jù)本公開的主控/從動設備的示例性組件的框圖。
[0050]圖32是解說根據(jù)本公開的一方面的示例性編碼/解碼方法體系的流程圖。
[0051 ]圖33是解說根據(jù)本公開的一方面的示例性編碼器組件的框圖。
[0052]圖34是解說根據(jù)本公開的一方面的示例性編碼方法體系的流程圖。
[0053]圖35是解說根據(jù)本公開的一方面的示例性解碼器組件的框圖。
[0054]圖36是解說根據(jù)本公開的一方面的示例性解碼方法體系的流程圖。
[0055]詳細描述
[0056]在以下描述中，給出了具體細節(jié)以提供對諸實施例的透徹理解。然而，本領域普通技術人員將理解，沒有這些具體細節(jié)也可實踐這些實施例。例如，電路可能用框圖示出以免使這些實施例混淆在不必要的細節(jié)中。在其他實例中，公知的電路、結構、和技術可能不被詳細示出以免使這些實施例不明朗。
[0057]總覽
[0058]如在背景部分中討論的，由于常規(guī)檢錯算法的限制，往往會錯過在共享總線上傳達的錯誤。本文公開的諸方面涉及通過根據(jù)期望的字格式來分配比特以促成檢錯優(yōu)化來克服此類限制。即，公開了涉及將靈活的字格式用于共享總線通信的諸方面，其中可策略性地分配附加的檢錯比特以促成檢錯優(yōu)化。
[0059]接下來參照圖1，提供了促成本文公開的檢錯優(yōu)化方面的示例性多主控總線架構。如所解說的，多個主控/從動設備110、120、130和140經(jīng)由共享總線100彼此耦合。此處，構想了共享總線100是多主控總線，其中主控/從動設備110、120、130和140中的任一者均可作為主控設備或從動設備來操作。在此特定示例中，主控/從動設備120經(jīng)由共享總線100向其他主控/從動設備110、130和140傳送字122，其中主控/從動設備120根據(jù)優(yōu)化檢錯的比特分配方案來編碼字122。例如，此類方案可通過分配相對于非優(yōu)化方案中分配的檢錯比特的數(shù)目而言更大數(shù)目的檢錯比特來優(yōu)化檢錯。為了正確地解碼字122，因此構想了主控/從動設備110、130和140檢測字122是否是用檢錯優(yōu)化來編碼的，其中字122隨后基于相應的比特分配方案來解碼。
[0060]在圖2中，根據(jù)本公開的一方面提供了示例性主控/從動設備的框圖。如所解說的，主控/從動設備200包括用于促成執(zhí)行本文公開的檢錯優(yōu)化的各種組件，包括編碼器組件210、解碼器組件220和通信組件230。構想了主控/從動設備200可被配置為本文描述的任何主控/從動設備，包括例如圖1中解說的主控/從動設備110、120、130和140中的任一者。例如，構想了通信組件230可被配置成傳送和接收經(jīng)由共享總線傳達的字，其中編碼器組件210被配置成通過編碼字以包括附加的檢錯比特來優(yōu)化檢錯，并且其中解碼器組件220被配置成解碼包括這些附加的檢錯比特的字。
[0061]在本公開的一特定方面，主控/從動設備200被配置成根據(jù)CCI協(xié)議來編碼/解碼字。對此，注意，已開發(fā)出被稱為CCIe (相機控制接口擴展)的對CCI的擴展，該CCI e將二進制數(shù)轉換成三進制數(shù)，該三進制數(shù)隨后被轉碼成嵌入有時鐘的碼元以供在I2C總線上傳送，從而實現(xiàn)比之前更高的速度。在一示例性實現(xiàn)中，20比特二進制數(shù)被并行地輸入三進制數(shù)轉換器(即，比特到12xT轉換器)。在接收到所有二進制比特之后，三進制數(shù)轉換器輸出相應的三進制數(shù)。輸出數(shù)隨后以類似的方式發(fā)送給轉碼器。在本文公開的CCIe的一方面，在逐碼元基礎上執(zhí)行三進制轉變數(shù)至串行碼元轉換，這期望地比同時處理多個碼元需要更少的硬件資源。這些碼元隨后在總線上傳送。
[0062]使用三進制數(shù)空間并且轉換成碼元導致額外比特變得可用。在一個示例中，此額外比特可以是最高有效比特，從而三進制數(shù)的一區(qū)域變得可用以支持原本不可用的其他功能性。例如，由于可被包括在此額外比特中的額外信息，因而可以促成檢錯、熱插入功能、和/或SID掃描。
[0063]示例性操作環(huán)境
[0064]圖3是解說具有基帶處理器304和圖像傳感器306并且實現(xiàn)圖像數(shù)據(jù)總線316和多模式控制數(shù)據(jù)總線308的設備302的框圖。雖然圖3解說了相機設備內的多模式控制數(shù)據(jù)總線308，但是應當清楚，該控制數(shù)據(jù)總線308可實現(xiàn)在各種不同設備和/或系統(tǒng)中。圖像數(shù)據(jù)可在圖像數(shù)據(jù)總線316(例如，高速差分DPHY鏈路)上從圖像傳感器306發(fā)送給基帶處理器304。
[0065]在一個示例中，控制數(shù)據(jù)總線308可以是I2C總線，其包括兩條導線:時鐘線(SCL)和串行數(shù)據(jù)線(SDA)。時鐘線SCL可被用來發(fā)送被用于同步I2C總線(控制數(shù)據(jù)總線308)上的所有數(shù)據(jù)傳輸?shù)臅r鐘。數(shù)據(jù)線SDA和時鐘線SCL耦合至12C總線(控制數(shù)據(jù)總線308)上的所有設備312、314、和318。在該示例中，可以經(jīng)由控制數(shù)據(jù)總線308在基帶處理器304與圖像傳感器306以及其他外圍設備318、322和/或324之間交換控制數(shù)據(jù)。I2C的標準時鐘(SCL)速度最高達10KHz。I2C快速模式中的標準時鐘SCL速度最高達400KHz，且在I2C快速模式加(Fm+)中其最高達IMHz。12(:總線上的這些操作模式可以在用于相機應用時被稱為相機控制接口(CCI)模式。
[0066]根據(jù)一個方面，可以在多模式控制數(shù)據(jù)總線308上實現(xiàn)改進的操作模式(S卩，大于IMHz的控制數(shù)據(jù)總線傳輸頻率)以支持相機操作。I2C總線上的這種改進的操作模式可以在被用于相機應用時稱為相機控制接口擴展(CCI e)模式。在CCI e模式中，SCL線和SDA線兩者均可用于傳送數(shù)據(jù)，而時鐘被嵌入在這兩條線上的碼元到碼元轉變內。在該示例中，基帶處理器304包括主控節(jié)點312且圖像傳感器306包括從動節(jié)點314，主控節(jié)點312和從動節(jié)點314兩者可根據(jù)相機控制接口擴展(CCIe)模式在控制數(shù)據(jù)總線308上操作，而不影響耦合至控制數(shù)據(jù)總線308的其他舊式I2C設備的正確操作。根據(jù)一個方面，控制數(shù)據(jù)總線308上的這種改進模式可在無需CCIe設備與舊式I2C從動設備之間有任何橋接設備的情況下來實現(xiàn)。
[0067]提供了準許I2C兼容設備和CCIe兼容設備并發(fā)地耦合至共享控制數(shù)據(jù)總線308的協(xié)議。控制數(shù)據(jù)總線308可動態(tài)地在根據(jù)不同通信協(xié)議(例如，I2C模式和CCIe模式)操作之間切換。如先前提及的，多模式主控設備312管理對共享控制數(shù)據(jù)總線308的通信和/或訪問。主控設備傳送進入調用以指示控制數(shù)據(jù)總線308要將其通信協(xié)議從第一協(xié)議模式(例如，I2C模式)切換到第二協(xié)議模式(例如，CCIe模式)。類似地，主控設備傳送退出調用以指示控制數(shù)據(jù)總線308要將其通信協(xié)議從第二協(xié)議模式(例如，CCIe模式)切換到第一協(xié)議模式(例如，I2C模式)。耦合至共享總線308的從動設備監(jiān)視這些進入和退出調用以查明它們何時可在共享總線308上操作。
[0068]示例性CCIe編碼技術
[0069]圖4解說了時鐘可如何在CCIe模式中被嵌入在碼元到碼元轉變內，由此允許將I2C總線中的兩條線(即，SDA線和SCL線)用于數(shù)據(jù)傳輸。在一個示例中，對時鐘的這種嵌入可以通過轉變時鐘轉碼來達成。例如，要在物理鏈路(導線)上傳送的數(shù)據(jù)404被轉碼，從而保證所傳送碼元在所傳送碼元406的每個碼元循環(huán)或轉變處改變狀態(tài)。在一個示例中，比特序列被轉換成三進制數(shù)，并且該三進制數(shù)的每一數(shù)位被轉換成碼元以供傳輸。即使在三進制數(shù)的兩個順序數(shù)位相同的情況下，也保證順序碼元是不同的。因此，原始時鐘402可被嵌入在每個碼元循環(huán)的碼元狀態(tài)改變中。接收機從(所傳送碼元406中的)每個碼元處的狀態(tài)轉變來恢復時鐘信息408并且隨后反轉對所傳送碼元406的轉碼以獲得原始數(shù)據(jù)410。在一個示例中，每個碼元被轉換成一數(shù)位，多個數(shù)位構成三進制數(shù)，其中該三進制數(shù)隨后被轉換成多個比特。因此，原始時鐘402可被嵌入在每個碼元循環(huán)的碼元狀態(tài)改變中。這允許I2C總線的這兩條導線(圖3中的控制數(shù)據(jù)總線308，SDA線和SCL線)被用于發(fā)送數(shù)據(jù)信息。另外，碼元速率可得以加倍，因為不再需要在時鐘信號與數(shù)據(jù)信號之間具有建立和保持時間。
[0070]圖5是解說用于在發(fā)射機處將數(shù)據(jù)比特轉碼成經(jīng)轉碼碼元以將時鐘信號嵌入在這些經(jīng)轉碼碼元內的示例性方法的框圖。在發(fā)射機502處，數(shù)據(jù)比特序列504被轉換成三進制(基數(shù)為3)數(shù)(即，“轉變數(shù)”)，并且這些三進制數(shù)隨后被轉換成在時鐘線SCL 512和數(shù)據(jù)線SDA 514上傳送的(順序)碼元。
[0071]在一個示例中，原始的20比特二進制數(shù)據(jù)被輸入到比特至轉變數(shù)轉換器塊508以轉換成12數(shù)位三進制數(shù)。該12數(shù)位三進制數(shù)的每一數(shù)位表示“轉變數(shù)”。兩個連貫轉變數(shù)可具有相同的數(shù)字(即，三進制數(shù)的連貫數(shù)位可以是相同的)。每個轉變數(shù)在轉變至碼元塊510處被轉換成順序碼元以使得任何兩個連貫的順序碼元不具有相同值。由于在每個順序碼元處保證有轉變，因而此類順序碼元轉變可用于嵌入時鐘信號。每個順序碼元516隨后在雙導線物理鏈路(例如，包括SCL線512和SDA線514的12C總線)上被發(fā)送。
[0072]圖6解說了轉變數(shù)602與順序碼元604之間的示例性轉換。三進制數(shù)(基數(shù)為3的數(shù))的個體數(shù)位(也被稱為轉變數(shù))可具有三(3)個可能數(shù)位或狀態(tài)0、I或2之一。雖然在三進制數(shù)的兩個連貫數(shù)位中可能出現(xiàn)相同值，但沒有任何兩個連貫順序碼元具有相同值。轉變數(shù)和順序碼元之間的轉換保證即使在連貫的轉變數(shù)是相同的情況下順序碼元也總是改變(從順序碼元到順序碼元)。
[0073]圖7中解說性地闡述了轉換功能。在發(fā)射機側(TX: T到S) 702，轉變數(shù)(T)可被轉換成順序碼元(S)。例如，當前順序碼元(Cs)可基于先前順序碼元(Ps)和作為當前轉變數(shù)(T)的函數(shù)的臨時轉變數(shù)(Ttmp)來獲得。臨時轉變數(shù)(Ttmp)可通過將當前轉變數(shù)T與O進行比較來獲得，并且當T = O時，臨時轉變數(shù)(Ttmp)變成等于3，否則(當T不等于O時)1\_變成等于T(即，Ttmp = T = 0?3: T)。當前順序碼元可以作為當前順序碼元(Cs)加先前順序碼元(Ps)加臨時轉變數(shù)(Ttmp )的總和(S卩，Cs = Ps+Ttmp )來獲得。
[0074]在接收機側(RX:S到T)704，轉換操作被反轉以從當前順序碼元(Cs)和先前順序碼元(Ps)獲得轉變數(shù)。臨時轉變數(shù)(Ttmp)可以作為當前順序碼元(Cs)加4減去先前碼元(Ps)的總和(S卩，Ttmp = Cs+4-Ps)來獲得。當前轉變數(shù)(T)等于臨時轉變數(shù)(Ttmp)，但是臨時轉變數(shù)(Ttmp)與三(3)進行比較，并且當Ttmp = 3，臨時轉變數(shù)(Ttmp)變成等于零(O)，否則(當1\_不等于3時)T 變成等于 Ttmp(即，T = Ttmp = 3?0:T)。
[0075]表706解說了轉變數(shù)與順序碼元之間的轉換。
[0076]再次參照圖6，本文解說了轉變數(shù)與順序碼元之間的轉換的示例。例如，在第一循環(huán)606中，當前轉變數(shù)(Ta)為2，所以Ttmp也為2，并且在先前順序碼元Ps為I的情況下，新的當前順序碼元Cs現(xiàn)在為3。
[0077]在第二循環(huán)608中，轉變數(shù)(Tb)為I。由于轉變數(shù)(Tb)不等于0，所以臨時轉變數(shù)Ttmp等于為I的轉變數(shù)(Tb)值。通過將先前順序碼元(Ps)值3與為I的臨時轉變數(shù)Ttmp相加來獲得當前順序碼元(Cs)。由于該加法運算的結果等于4，即大于3，因而翻轉數(shù)O變成當前順序碼
J Li ( Cs ) ο
[0078]在第三循環(huán)610中，當前轉變數(shù)(T)為I。因為轉變數(shù)T為I，所以臨時轉變數(shù)Ttmp也為
I。通過將先前順序碼元(Ps)值O與為I的臨時轉變數(shù)Ttmp相加來獲得當前順序碼元(Cs)。由于加法運算的結果等于I，即不大于3，因而當前碼元(Cs)等于I。
[0079 ]在第四循環(huán)6 i 2中，當前轉變數(shù)(T)為O。因為轉變數(shù)T為O，所以臨時轉變數(shù)!\_為3。
[0080]通過將先前順序碼元(Ps)值I與為3的臨時轉變數(shù)Ttmp相加來獲得當前順序碼元(Cs)。由于該加法運算的結果為4，即大于3，因而翻轉數(shù)O變成當前順序碼元(Cs)。
[0081]注意，即使兩個連貫的三進制數(shù)位Tb和Tc具有相同數(shù)字，該轉換也保證了兩個連貫順序碼元具有不同狀態(tài)值。正因如此，順序碼元604中的保證轉變可以用于嵌入時鐘信號，由此釋放I2C總線中的時鐘線SCL以用于數(shù)據(jù)傳輸。
[0082]再次參照圖5，在接收機520處，該過程被反轉以將經(jīng)轉碼碼元轉換回比特，并且在該過程中，從碼元轉變中提取時鐘信號。接收機520在雙導線物理鏈路(例如，包括SCL線524和SDA線526的I2C總線)上接收順序碼元序列522。所接收的順序碼元522被輸入到時鐘數(shù)據(jù)恢復(CDR)塊528中以恢復時鐘定時并采樣經(jīng)轉碼碼元(S)。碼元至轉變數(shù)轉換器塊530隨后將經(jīng)轉碼(順序)碼元轉換成轉變數(shù)(即，一個三進制數(shù)位數(shù))。接著，轉變數(shù)至比特轉換器532轉換12個轉變數(shù)以從12數(shù)位三進制數(shù)復原20比特原始數(shù)據(jù)。
[0083]圖5和6中針對雙導線總線和12個轉變數(shù)解說的示例可被一般化為η導線系統(tǒng)和m個轉變數(shù)。如果每一個Τ(Τ0到Tm-1)有r個可能的碼元轉變狀態(tài)，那么m個轉變可發(fā)送rm個不同狀態(tài)(即，r = 2n-l)。因此，轉變TO-Tm-1包含可具有(2n-l)m個不同狀態(tài)的數(shù)據(jù)。
[0084]本文解說的這種技術可被用于增大控制數(shù)據(jù)總線(例如，圖3中的控制數(shù)據(jù)總線308)的鏈路速率以超出12C標準總線提供的鏈路速率，并且于此被稱為CCI e模式。在一個示例中，耦合至控制數(shù)據(jù)總線的主控設備和/或從動設備可實現(xiàn)在碼元傳輸內嵌入時鐘信號的發(fā)射機和/或接收機(如圖4、5、6和7中所解說的)，以在相同控制數(shù)據(jù)總線上達成比使用標準12C總線可能達成的更高比特率。
[0085]圖8解說了用于從最高有效比特到最低有效比特將二進制比特轉換成三進制數(shù)的方法。三進制數(shù)的每一數(shù)位可被轉碼(轉換)成傳送給接收方設備的碼元。對于12數(shù)位三進制數(shù)802，其中Τ0、?1...Τ11表示該三進制數(shù)，TO表示3°數(shù)位(并且是最低有效數(shù)位)，而Tll表示311數(shù)位(并且是最高有效數(shù)位)。從收到比特(例如，20比特序列)開始，首先獲得三進制數(shù)802的最高有效數(shù)位Tl I。隨后，接下來獲得下一最高有效數(shù)位TlO。此過程繼續(xù)直至獲得最低有效數(shù)位T0。三進制數(shù)802的每一數(shù)位也可被稱為“轉變數(shù)”。
[0086]圖9解說了用于從最高有效比特到最低有效比特將二進制比特轉換成三進制數(shù)的發(fā)射機側邏輯電路。圖8和9解說了以T11、T1、T9.....TO的次序發(fā)送的12數(shù)位三進制數(shù)
802。通過首先獲得和發(fā)送最高有效比特，所涉及的邏輯和電路系統(tǒng)的復雜度被簡化。在圖8和9中的辦法中，最高有效順序碼元被首先傳送給接收方設備，并且因此被稱為先MSS(首先最高有效碼元)。如本文所使用的，“最低有效碼元”指代與三進制數(shù)802的最低有效數(shù)位相對應的經(jīng)轉碼碼元。例如并且參照圖6和7的描述，當TO被轉碼成順序碼元時，該碼元是最低有效碼元，因為它源自最低有效三進制數(shù)位。類似地，如本文所使用的，“最高有效碼元”指代與三進制數(shù)802的最高有效數(shù)位相對應的經(jīng)轉碼碼元。例如并且參照圖6和7的描述，當Tll被轉碼成順序碼元時，該碼元是最高有效碼元，因為它源自最高有效三進制數(shù)位。并且在碼元至轉變數(shù)轉換器塊530(圖5)隨后接收并且將經(jīng)轉碼的(順序)碼元轉換成轉變數(shù)(即，三進制數(shù)的數(shù)位)時，其將首先是最高有效數(shù)位Tll并且最后是最低有效數(shù)位TC。
[0087]回頭參考5，20比特的原始數(shù)據(jù)按倒序轉換成三進制數(shù)(S卩，最高有效比特被首先提供給轉換器)，隨后三進制數(shù)的每一數(shù)位(例如，每個轉變數(shù))按倒序轉換(即，轉碼)成順序碼元，并且這些經(jīng)轉碼碼元按倒序(即，首先最高有效碼元)在總線上被傳送。
[0088]圖10解說了用于從最高有效比特到最低有效比特將三進制數(shù)轉換成二進制比特的方法。即，此接收機側轉換倒轉在圖8和9中所解說的發(fā)射機側轉換中執(zhí)行的操作。接收方設備(例如，從動設備)接收倒序傳輸并且執(zhí)行時鐘恢復和碼元采樣以將經(jīng)轉碼碼元轉換回三進制數(shù)，該三進制數(shù)隨后以倒序被提供給將該三進制數(shù)轉換回20比特二進制原始數(shù)據(jù)的接收機側邏輯電路。
[0089]圖11解說了用于將12數(shù)位三進制數(shù)轉換成20比特的接收機側邏輯電路。換言之，回頭參考5，20比特的原始數(shù)據(jù)按倒序轉換成三進制數(shù)(S卩，最高有效比特被首先提供給轉換器)，隨后該轉變數(shù)再次按倒序轉換(即，轉碼)成順序碼元，并且這些經(jīng)轉碼碼元按倒序在總線上被傳送。接收方設備(例如，從動設備)接收倒序傳輸并且執(zhí)行時鐘恢復和碼元采樣以將經(jīng)轉碼碼元轉換回三進制數(shù)，該三進制數(shù)隨后以倒序被提供給圖11中的電路，該電路將該三進制數(shù)轉換回20比特二進制原始數(shù)據(jù)。
[0090]圖12概念性地解說了比特19(8卩，在比特計數(shù)開始于為比特O的第一比特時的第20比特)大多數(shù)情況下如何在CCIe協(xié)議中不被使用并且可被用于共享總線上的設備之間的命令。即，作為本文描述的編碼方案的結果，所傳送碼元中的額外比特(B卩，比特19)現(xiàn)在可用。更具體地，圖12解說了比特19(8卩，第20比特)。換言之，如計算機科學中典型的情況，從零開始逐比特計數(shù)，并且比特19為第20比特。此處，比特0-18在三進制數(shù)范圍0000_0000_00003至Ij2221_2201_20013內表示。范圍2221_2201_20023到2222_2222_22223中的三進制數(shù)未被使用。因此，三進制數(shù)范圍2221_2201_20023到2222_2222_22223可被用于表示比特19(S卩，第20比特)。換言之，三進制2221,2201，20023 是二進制10,000,000,000,000,000,000(十六進制0x80000)，并且三進制2222_2222_22223(0x81BF0)是最大可能的12數(shù)位三進制數(shù)。
[0091]用于CCIe模式的示例性協(xié)議
[0092]圖13解說了對CCIe模式進入指示符的示例性通用調用，該CCIe模式進入指示符可由主控設備在共享總線上發(fā)送以向從動設備指示共享總線正在從I2C模式切換到CCIe模式進行操作。通用調用1302可由I2C主控設備在共享總線(例如，圖3中的處于I2C模式的主控設備312在SDA線和SCL線)上發(fā)布以向所有I2C兼容設備指示從I2C模式到CCIe模式的轉變。
[0093]在I2C模式中，CCIe主控設備發(fā)布具有“CCIe模式”字節(jié)或指示符1304的此I2C通用調用1302<XCIe兼容從動設備確認收到通用調用1302<XCIe兼容從動設備可通過在通用調用期間保持(圖3中的控制數(shù)據(jù)總線308的)SCL線為低來插入等待循環(huán)(若必要)。
[0094]一旦處于CCIe模式，所有CCIe兼容設備能夠對來自CCIe主控設備的請求作出響應。不支持CCIe模式的I2C兼容舊式從動設備在共享控制數(shù)據(jù)總線上的操作狀態(tài)或任何功能性不受任何CCIe事務的影響。
[0095]圖14解說了可由CCIe主控設備(例如，圖3中的處于I2C模式的主控設備312)發(fā)布以向所有具有CCIe能力的設備指示從CCIe模式到I2C模式的轉變的示例性CCIe調用1402。CCIe主控設備可發(fā)布此退出調用1402來代替CCIe SID0
[0096]在CCIe模式中，在CCIe模式中的之后跟隨著S的最末數(shù)據(jù)之后，CCIe主控設備發(fā)送特殊的CCIe SID碼(“退出”碼/指示符1404)以指示(例如，向CCIe兼容設備指示)CCIe模式結束以及轉變回到I2C模式。另外，在“退出”碼/指示符1404之后，CCIe主控設備根據(jù)I2C協(xié)議來發(fā)送之后跟隨著“通用調用”1406的S(開始比特)，其中“退出”碼1408在I2C協(xié)議內的第二個字節(jié)處。所有具有CCIe能力的從動方都必須確收通用調用1404。
[0097]圖15解說了示例性CCIe從動方標識符(SID)字格式。其解說了將16比特從動方標識符(SID)1504用作CCIe SID字格式1502的一部分。此類SID字格式將在該字被置于控制數(shù)據(jù)總線上時被用于標識特定從動設備。
[0098]圖16解說了示例性CCIe地址字格式1602。其解說了每個地址字1606包括16比特地址1604。地址字1606還包括2比特控制碼1608和I比特檢錯常數(shù)1610。表1612解說了控制碼的各種可能值。
[0099]多個地址字可被順序地發(fā)送。如果當前控制碼是‘00’，則這表示地址字將跟在后面。如果控制碼是‘01’，則下一數(shù)據(jù)字為寫數(shù)據(jù)字。如果控制碼是‘10’，則下一數(shù)據(jù)字為讀規(guī)范字?？刂拼a‘11’被禁止。
[0100]圖17解說了示例性寫數(shù)據(jù)字格式1702。其解說了每個寫數(shù)據(jù)字1700包括16比特寫數(shù)據(jù)部分1702。寫數(shù)據(jù)字1700還包括2比特控制碼1704和I比特檢錯常數(shù)1710。表1714解說了控制碼的各種可能值。
[0101]多個寫數(shù)據(jù)字可被順序發(fā)送。若當前寫碼字的控制碼是‘00’(碼元CO)，那么數(shù)據(jù)要被寫入到先前地址。若當前寫碼字的控制碼是‘01’(碼元Cl)，那么數(shù)據(jù)要被寫入到先前地址+1。如果控制碼是‘10’(碼元E)，則下一字將是SID或退出碼。
[0102]圖18解說了示例性讀規(guī)范字格式1800。讀規(guī)范數(shù)據(jù)字1800可包括16比特讀數(shù)據(jù)值部分1804、2比特控制碼1808、和3比特檢錯常數(shù)1810。
[0103]在最后一個地址字1807之后，跟隨著“讀規(guī)范”(RS)字1812。讀規(guī)范(RS)字1812指定了后面跟隨的讀數(shù)據(jù)字的數(shù)目。如表1816中解說的，控制碼‘00’被用于指示來自相同地址的讀字。控制碼‘01’被用于指示來自遞增地址的讀字。(數(shù)據(jù)正被讀取自的)從動設備不應發(fā)送比由“讀規(guī)范”(RS)字1804指定的數(shù)據(jù)字更多的數(shù)據(jù)字(不包括CHK字)。從動設備應發(fā)送至少一個讀字(不包括CHK字)。從動設備可在發(fā)送由“讀規(guī)范”(RS) 1804字指定的字數(shù)目之前結束讀取傳輸。
[0104]圖19解說了示例性讀數(shù)據(jù)字格式1902。讀數(shù)據(jù)字1902可包括16比特讀數(shù)據(jù)值部分1904、2比特控制碼1906、和I比特檢錯常數(shù)1908。由SID 1907尋址的從動設備確定要返回給請求方主控設備的字的數(shù)目。如表1916中解說的，如果讀字繼續(xù)來自相同地址，則控制碼是“00”(碼元R0)。如果讀字繼續(xù)來自遞增地址，則控制碼是“01”(碼元R1)。如果該字是最后一個讀字并且在該字之后沒有CHK，則控制碼是“10”(碼元E)?？刂拼a“00”被禁止。
[0105]共享總線上的示例性12C傳輸對CCIe傳輸
[0106]圖20解說了I2C—字節(jié)寫數(shù)據(jù)操作的示例性時序圖。在該示例中，共享控制數(shù)據(jù)總線(例如，圖3中的控制數(shù)據(jù)總線308)包括串行數(shù)據(jù)線SDA 2002和串行時鐘線SCL 2004。圖20中解說的傳輸方案可被稱為“I2C模式”。SCL線2004被用于從主控設備向所有從動設備發(fā)送時鐘，而SDA線2002傳送數(shù)據(jù)比特。I2C主控設備在SDA線2002中發(fā)送7比特從動方ID 2008以指示主控設備希望接入I2C總線上的哪個從動設備，然后發(fā)送指示寫操作的I比特。只有其ID與該7比特從動方ID 2008相匹配的從動設備才能導致預期動作。為了使I2C從動設備檢測其自己的ID，主控設備必須在SDA線上發(fā)送至少8比特(或者在SCL線上發(fā)送8個時鐘脈沖)。
[0107]I2C標準要求所有I2C兼容從動設備在接收到START (開始)狀況2006(例如，由SCL線為高時在SDA線上的高到低轉變來指示)之際使其總線邏輯復位。
[0108]CCIe協(xié)議將SDA線2002和SCL線2004兩者用于數(shù)據(jù)傳輸，同時將時鐘信號嵌入在數(shù)據(jù)傳輸內。例如，數(shù)據(jù)比特可被轉碼成隨后在諸線上傳送的多個碼元。通過將時鐘信號(圖20中的I2C總線的SCL線)嵌入在碼元轉變內，SDA線2002和SCL線2004兩者均可被用于數(shù)據(jù)傳輸。
[0109]圖21解說了其中數(shù)據(jù)比特已被轉碼成12個碼元以供在SDA線2102和SCL線2104上進行傳輸?shù)氖纠訡CIe傳輸。圖21中解說的傳輸方案可被稱為“CCIe模式”。CCIe模式是源同步的，由推挽式驅動器來驅動。在共享控制數(shù)據(jù)總線上發(fā)出數(shù)據(jù)的任何設備也發(fā)出嵌入在數(shù)據(jù)中(例如，嵌入在碼元到碼元轉變內)的時鐘信息。因此，控制數(shù)據(jù)總線上的僅一個設備被允許在任一時間驅動共享控制數(shù)據(jù)總線。
[0110]為了在同一條總線上支持舊式I2C設備和CCIe設備兩者，CCIe模式操作使用相同的3了六1?1'(開始)狀況2106、2108、2110，這防止舊式12(:從動設備對任何0:16操作作出反應(例如，CCIe模式期間的開始狀況使舊式I2C從動設備復位)。在此示例中，在傳送完整從動方ID(S卩，完整7比特)之前檢測START狀況2106、2108、2110(S卩，由在SCL線2104為高時在SDA線2102上的高到低轉變來指示)，因此這是不完整的從動方ID(少于7比特)。如果主控設備發(fā)送6個SCL脈沖隨后發(fā)布START狀況2106、2108、2110，則所有舊式I2C從動設備在它們將該數(shù)據(jù)識別為I2C從動方ID之前使其總線邏輯復位。由于這些6比特序列(例如，對應于每兩個碼元)是在兩個START狀況2106、2108、2110之間發(fā)送的，因而這些6比特序列不被任何I2C從動設備解碼為有效的從動方ID。因此，舊式I2C從動設備將不會對不完整的從動方ID采取動作。
[0111]在此系統(tǒng)中，主控設備控制對總線的接入。因此，希望在控制數(shù)據(jù)總線上進行傳送的任何設備必須向主控設備請求此類接入，例如通過發(fā)布中斷請求來請求。用于發(fā)布中斷的現(xiàn)有技術機制依賴于專用中斷線或專用中斷總線。然而，此類專用中斷線或中斷總線意味著設備必須包括至少一個附加引腳以容適此類中斷線或中斷總線。為了消除對此類專用中斷引腳和中斷線/總線的需要，需要用于CCIe內的帶內中斷的機制。
[0112]對帶內中斷的使用還應當避免總線爭用或沖突。例如，為了避免沖突，當主控設備正驅動控制數(shù)據(jù)總線時，從動設備不應被允許驅動該控制數(shù)據(jù)總線(例如，SDA線2002或SCL線2104)以斷言IRQ。
[0113]示例性比特19區(qū)域和校驗和
[0114]圖22解說了從本文公開的編碼方案得到的第20比特(比特19)的示例性映射。如能夠領會的，可用的三進制數(shù)可用于擴展主控設備與從動設備之間的特征和能力。例如，比特19內可用的此三進制數(shù)空間(S卩，其比特19為‘I’的數(shù)據(jù)區(qū)域)可用于促成或指示:(a)從動設備到從動設備傳輸，(b)傳輸?shù)男ｒ灪停?C)主控操作至從動設備的切換，(d)心跳時鐘等。
[0115]圖23解說了圖22的第20比特(比特19)區(qū)域的示例性映射內的子區(qū)域的細節(jié)。
[0116]圖24解說了可能發(fā)生的各種碼元錯誤狀況。時序圖2402解說了控制數(shù)據(jù)總線(SDA線和SCL線)和接收機時鐘(RXCLK)上的正確傳輸。
[0117]解說了時鐘缺失2404，其中接收機時鐘(RXCLK)缺少兩個循環(huán)2412和2414，以使得數(shù)據(jù)比特2410被不正確地檢測。如果在相同傳輸方向上有更多后續(xù)字，則在后續(xù)字中很可能檢測到字數(shù)據(jù)錯誤。同步(SYNC)丟失也可能被檢測到。如果在最后一個字上出現(xiàn)錯誤，則主控設備需要超時檢測功能性。
[0118]解說了額外時鐘2406，其中接收機時鐘(RXCLK)具有在額外時鐘循環(huán)2420處檢測到的額外碼元‘01’2416和2418。這種錯誤很可能在該字或后續(xù)字中檢測到。同步丟失也可能被檢測到。
[0119]解說了碼元錯誤2408，其中沒有接收機時鐘(RXCLK)缺失但是出現(xiàn)單個碼元錯誤2422。這種錯誤很可能在該字或后續(xù)字中檢測到。校驗和錯誤很可能被檢測到。
[0120]所傳送碼元內的示例性錯誤檢測
[0121]圖25-30解說了對于各種CCIe字而言可能出現(xiàn)的各種碼元錯誤狀況(S卩，不具有碼元滑動的單個碼元錯誤)。如所示出的，這些錯誤可以通過使用3個比特(比特0、1和2)來檢測，如以下進一步討論的。這些示例將三(3)個最低有效比特(比特[2:0])用于錯誤檢測。
[0122]圖25解說了示出所傳送的碼元序列0321_0321_0321中的可能錯誤的表2500以及可如何在3個最低有效比特內檢測此類錯誤。通過使用圖5、6、7、8、9和10中解說的方法來將20比特序列(比特[19:0])0000_0000_0000_0000_0000 2502轉換成三進制數(shù)(TlI…T0)0000_0000_000032504，該三進制數(shù)隨后被轉換成順序碼元(511"50)0321_0321_03212506。出于此示例的目的，該3個最低有效比特2508均為0(000)。如果在傳輸期間在原始順序碼元0321_0321_0321 2506中的任何碼元處引入了錯誤，則這將導致錯誤的碼元2510。例如，如果最后一個碼元“I”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“010”。如果最后一個碼元“I”被改變成“3”，則這會導致3個最低有效比特從“000”改變成“001” ο如果第一個碼元“O”被改變成“2”，則這會導致3個最低有效比特從“000”改變成“100”。表2500解說了只要3個最低有效比特是已知常數(shù)(例如，固定常數(shù)“000”)則可如何通過這3個最低有效比特來檢測任何單個碼元的改變的各種其他示例。
[0123]圖26解說了示出所傳送的碼元序列2301_2301_2301中的可能錯誤的表2600以及可如何在3個最低有效比特內檢測此類錯誤。通過使用圖5、6、7、8、9和10中解說的方法來將20比特序列(比特[19:0])0100_0000jl01_llllj000 2602轉換成三進制數(shù)(TlI…TO)1111_1111_111132604，該三進制數(shù)隨后被轉換成順序碼元(Sll…S0)2301_2301_23012606。出于此示例的目的，該3個最低有效比特2608均為0(000)。如果在傳輸期間在原始順序碼元2301_2301_2301 2606中的任何碼元處引入了錯誤，則這將導致錯誤的碼元2610。例如，如果最后一個碼元“I”被改變成“3”，則這會導致3個最低有效比特從“000”改變成“111”。如果最后一個碼元“I”被改變成“2”，則這會導致3個最低有效比特從“000”改變成“001” ο如果第一個碼元“2”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“100”。表2600解說了只要3個最低有效比特是已知常數(shù)(例如，固定常數(shù)“000”)則可如何通過這3個最低有效比特來檢測任何單個碼元的改變的各種其他示例。
[0124]圖27解說了示出所傳送的碼元序列3131_3131_3131中的可能錯誤的表2700以及可如何在3個最低有效比特內檢測此類錯誤。通過使用圖5、6、7、8、9和10中解說的方法來將20比特序列(比特[19:0])1000_0001_1011_1111_0000 2702轉換成三進制數(shù)(TlI…T0)2222_2222_222232704，該三進制數(shù)隨后被轉換成順序碼元(511.50)3131_3131_31312706。出于此示例的目的，該3個最低有效比特2708均為0(000)。如果在傳輸期間在原始順序碼元3131_3131_3131 2706中的任何碼元處引入了錯誤，則這將導致錯誤的碼元2710。例如，如果最后一個碼元“I”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“111”。如果最后一個碼元“I”被改變成“2”，則這會導致3個最低有效比特從“000”改變成“100” ο如果第一個碼元“3”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“001”。表2700解說了只要3個最低有效比特是已知常數(shù)(例如，固定常數(shù)“000”)則可如何通過這3個最低有效比特來檢測任何單個碼元的改變的各種其他示例。
[0125]圖28解說了示出所傳送的碼元序列0132_3101_3231中的可能錯誤的表2800以及可如何在3個最低有效比特內檢測此類錯誤。通過使用圖5、6、7、8、9和10中解說的方法來將20比特序列(比特[19:0])0001_1000jlll_001ll000 2802轉換成三進制數(shù)(TlI…TO)0120_1201_201232804，該三進制數(shù)隨后被轉換成順序碼元(511"50)0132_3101_32312806。出于此示例的目的，該3個最低有效比特2808均為0(000)。如果在傳輸期間在原始順序碼元0132_3101_3231 2806中的任何碼元處引入了錯誤，則這將導致錯誤的碼元2810。例如，如果最后一個碼元“I”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“111”。如果最后一個碼元“I”被改變成“2”，則這會導致3個最低有效比特從“000”改變成“110” ο如果第一個碼元“O”被改變成“3”，則這會導致3個最低有效比特從“000”改變成“111”。表2800解說了只要3個最低有效比特是已知常數(shù)(例如，固定常數(shù)“000”)則可如何通過這3個最低有效比特來檢測任何單個碼元的改變的各種其他示例。
[0126]圖29解說了示出所傳送的碼元序列2030_2120_3021中的可能錯誤的表2900以及可如何在3個最低有效比特內檢測此類錯誤。通過使用圖5、6、7、8、9和10中解說的方法來將20比特序列(比特[19:0])0100_1010jl01_1010jOOO 2902轉換成三進制數(shù)(TlI…TO)1201_2012_012032904，該三進制數(shù)隨后被轉換成順序碼元(511"50)2030_2120_30212906。出于此示例的目的，該3個最低有效比特2908均為0(000)。如果在傳輸期間在原始順序碼元3231_0132_3101 2906中的任何碼元處引入了錯誤，則這將導致錯誤的碼元2910。例如，如果最后一個碼元“I”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“010” ο如果第一個碼元“2”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“011”。表2900解說了只要3個最低有效比特是已知常數(shù)(例如，固定常數(shù)“000”)則可如何通過這3個最低有效比特來檢測任何單個碼元的改變的各種其他示例。
[0127]圖30解說了示出所傳送的碼元序列3231_0132_3101中的可能錯誤的表3000以及可如何在3個最低有效比特內檢測此類錯誤。通過使用圖5、6、7、8、9和10中解說的方法來將20比特序列(比特[19:0])0101_111(^1101_000(^1000 3002轉換成三進制數(shù)(TlI…T0)2012_0120_120133004，該三進制數(shù)隨后被轉換成順序碼元(511"50)3231_0132_31013006。出于此示例的目的，該3個最低有效比特3008均為0(000)。如果在傳輸期間在原始順序碼元3231_0132_3101 3006中的任何碼元處引入了錯誤，則這將導致錯誤的碼元3010。例如，如果最后一個碼元“I”被改變成“3”，則這會導致3個最低有效比特從“000”改變成“111” ο如果第一個碼元“3”被改變成“O”，則這會導致3個最低有效比特從“000”改變成“100”。表3000解說了只要3個最低有效比特是已知常數(shù)(例如，固定常數(shù)“000”)則可如何通過這3個最低有效比特來檢測任何單個碼元的改變的各種其他示例。
[0128]示例性主控/從動設備實現(xiàn)
[0129]接下來參照圖31，根據(jù)本公開提供了解說主控/從動設備的示例性組件的框圖。如所解說的，主控/從動設備3114經(jīng)由控制數(shù)據(jù)總線3150耦合至另一主控/從動設備3160。此處，構想了主控/從動設備3114或3160可根據(jù)本文公開的前述方面作為主控設備或從動設備來操作，并且主控/從動設備3114和3160中的每一者可具有基本上相似的組件。
[0130]在該示例中，主控/從動設備3114可被實現(xiàn)成具有由總線3102—般化地表示的內部總線架構。取決于主控/從動設備3102的具體應用和整體設計約束，總線3114可包括任何數(shù)目的互連總線和橋接器?？偩€3102將包括一個或多個處理器(一般由處理器3104表示)、存儲器3105和計算機可讀介質(一般由計算機可讀介質3106表示)的各種電路鏈接在一起?？偩€3102還可鏈接各種其他電路，諸如定時源、外圍設備、穩(wěn)壓器和功率管理電路，這些電路在本領域中是眾所周知的，且因此將不再進一步描述。
[0131]在一特定實現(xiàn)中，控制數(shù)據(jù)總線接口3108提供控制數(shù)據(jù)總線3150與主控/從動設備3114之間的接口，其中處理器3104被配置成促成字在主控/從動設備3114與主控/從動設備3160之間經(jīng)由控制數(shù)據(jù)總線3150的經(jīng)編碼通信。此處，構想了控制數(shù)據(jù)總線3150可以是雙線總線，并且經(jīng)編碼通信可根據(jù)一協(xié)議(例如，CCIe協(xié)議)來編碼，該協(xié)議分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。如先前提及的，此類最大化可經(jīng)由一協(xié)議達成，該協(xié)議分配多個最低有效比特以包括至少一個附加檢錯比特或者字的數(shù)據(jù)部分的至少第一最高有效比特。
[0132]在本公開的進一步方面，計算機可讀介質3106被配置成包括各種指令3106a、3106b和/或3106c以促成如本文公開的控制數(shù)據(jù)總線3150上的檢錯優(yōu)化。類似地，此類方面可取而代之經(jīng)由硬件通過將處理器3104耦合至所解說的電路3120、3130和/或3140中的任一者來實現(xiàn)，如所示出的。此外，構想了控制數(shù)據(jù)總線3150上的檢錯優(yōu)化可通過指令3106a、3106b和/或3106c的任何組合以及電路3120、3130和/或3140的任何組合來促成。
[0133]例如，編碼器/解碼器指令3106a和編碼器/解碼器電路3120涉及根據(jù)所選/檢出協(xié)議(例如，CCIe協(xié)議)來編碼/解碼各個字。如先前提及的，此類編碼/解碼可包括在逐數(shù)位基礎上將三進制數(shù)轉換成多個碼元(例如，12數(shù)位三進制數(shù)導致12個碼元)以產(chǎn)生前述“額外比特” O
[0134]在本公開的另一方面，比特分配指令3106b和比特分配電路3130涉及根據(jù)期望的字格式(例如，SID字格式、地址字格式、寫數(shù)據(jù)字格式、讀規(guī)范字格式、或讀數(shù)據(jù)字格式)來分配比特。對此，本文公開的各種構想出的字格式包括20比特字格式，其中3個最低有效比特被分配以促成使檢錯常數(shù)最大化。此外，構想了比特分配指令3106b和/或比特分配電路3130中的任一者可被配置成促成靈活的比特分配方案以根據(jù)希望檢錯優(yōu)化還是數(shù)據(jù)優(yōu)化來促成此類最大化。例如，在一特定實現(xiàn)中，最低有效比特被分配用于檢錯，并且第二最低有效比特和第三最低有效比特中的每一者被分配用于附加的檢錯比特或者字的數(shù)據(jù)部分的兩個最高有效比特。
[0135]在本公開的另一方面，通信指令3106c和/或通信電路3140可被配置成將主控/從動設備3114與控制數(shù)據(jù)總線3150對接。具體地，通信指令3106c和/或通信電路3140中的任一者可被配置成根據(jù)促成本文公開的檢錯優(yōu)化的協(xié)議(例如，CCIe協(xié)議)來促成字在主控/從動設備3114與主控/從動設備3160之間的經(jīng)編碼通信。
[0136]返回參照圖31的其余元件，應當領會，處理器3104負責管理總線3102和一般性處理，包括對存儲在計算機可讀介質3106上的軟件的執(zhí)行。軟件在由處理器3104執(zhí)行時使主控/從動設備3114執(zhí)行以下針對任何特定裝置描述的各種功能。計算機可讀介質3106也可被用于存儲由處理器3104在執(zhí)行軟件時操縱的數(shù)據(jù)。
[0137]處理系統(tǒng)中的一個或多個處理器3104可以執(zhí)行軟件。軟件應當被寬泛地解釋成意為指令、指令集、代碼、代碼段、程序代碼、程序、子程序、軟件模塊、應用、軟件應用、軟件包、例程、子例程、對象、可執(zhí)行件、執(zhí)行的線程、規(guī)程、函數(shù)等，無論其是用軟件、固件、中間件、微代碼、硬件描述語言、還是其他術語來述及皆是如此。軟件可駐留在計算機可讀介質3106上。計算機可讀介質3106可以是非瞬態(tài)計算機可讀介質。作為示例，非瞬態(tài)計算機可讀介質包括磁存儲設備(例如，硬盤、軟盤、磁帶)、光盤(例如，壓縮碟(CD)或數(shù)字通用盤(DVD)、智能卡、閃存存儲器設備(例如，卡、棒或密鑰驅動器)、隨機存取存儲器(RAM)、只讀存儲器(ROM)、可編程ROM(PROM)、可擦除PROM(EPROM)、電可擦除PROM(EEPROM)、寄存器、可移除盤、以及用于存儲可由計算機存取和讀取的軟件和/或指令的其他任何合適介質。作為示例，計算機可讀介質還可包括載波、傳輸線、以及任何其他用于傳送可由計算機訪問和讀取的軟件和/或指令的合適介質。計算機可讀介質3106可以駐留在主控/從動設備3114中、在主控/從動設備3114外部、或跨包括該主控/從動設備3114在內的多個實體分布。計算機可讀介質3106可以實施在計算機程序產(chǎn)品中。作為示例，計算機程序產(chǎn)品可包括封裝材料中的計算機可讀介質。本領域技術人員將認識到如何取決于具體應用和加諸于整體系統(tǒng)上的總體設計約束來最佳地實現(xiàn)本公開中通篇給出的所描述的功能性。
[0138]接下來參照圖32，提供了解說根據(jù)本文公開的諸方面促成共享總線上的檢錯優(yōu)化的示例性方法的流程圖。如所解說的，過程3200包括根據(jù)本說明書的一方面的可在計算設備(例如，主控/從動設備3114)內執(zhí)行的一系列動作。例如，過程3200可通過采用處理器執(zhí)行存儲在計算機可讀存儲介質上的計算機可執(zhí)行指令以實現(xiàn)這一系列動作來實現(xiàn)。在另一實施例中，包括用于使至少一臺計算機實現(xiàn)過程3200的這些動作的代碼的計算機可讀存儲介質也是可預想到的。
[0139]如所解說的，過程3200始于在動作3210處將主控設備耦合至從動設備。此處，應當領會，此類耦合可包括經(jīng)由控制數(shù)據(jù)總線連接主控設備和從動設備。過程3200隨后行進至動作3220，其中促成字在主控設備與從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信(例如，選擇期望的協(xié)議、期望的字格式等)。此處，構想了根據(jù)一協(xié)議來編碼經(jīng)編碼通信，該協(xié)議通過分配經(jīng)編碼通信的多個最低有效比特以包括至少一個附加檢錯比特或字的數(shù)據(jù)部分的至少第一最高有效比特來分配該多個最低有效比特以促成使檢錯常數(shù)最大化。由于構想了編碼和解碼方面兩者，因而過程3200可進一步包括在動作3230處確定是繼續(xù)進行編碼器操作還是繼續(xù)進行解碼器操作。例如，當作為編碼器來操作時，過程3200可行進至動作3240，其中根據(jù)一協(xié)議(例如，CCIe協(xié)議)來編碼字，該協(xié)議根據(jù)本文公開的諸方面分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化，并且過程3200隨后在動作3242處結束，其中經(jīng)由控制數(shù)據(jù)總線傳送經(jīng)編碼通信。否則，如果作為解碼器來操作，過程3200可行進至動作3250，其中經(jīng)由控制數(shù)據(jù)總線接收經(jīng)編碼通信，并且過程3200隨后在動作3252處結束，其中根據(jù)促成本文公開的檢錯優(yōu)化的協(xié)議(例如，CCIe協(xié)議)來解碼經(jīng)編碼通信。
[0140]示例性編碼器實現(xiàn)
[0141]回頭參考圖31，現(xiàn)在在將主控/從動設備3114配置為編碼器的上下文內討論示例性實現(xiàn)。為了促成此類實現(xiàn)，構想了編碼器/解碼器電路3120可被配置為編碼器電路并且編碼器/解碼器指令3106a可被配置為編碼器指令。對此，如圖33中所解說的，進一步構想了編碼器電路3120和編碼器指令3106a中的每一者可被配置成根據(jù)本文公開的諸方面經(jīng)由多個子組件中的任何一個子組件來促成對字的編碼。即，如圖33中所解說的，編碼器電路3120可包括協(xié)議子電路3310、優(yōu)化子電路3320和編碼子電路3330，而編碼器指令3106a可包括協(xié)議指令3312、優(yōu)化指令3322和編碼指令3332。對于此特定實現(xiàn)，比特分配電路3130和比特分配指令3106b中的每一者涉及根據(jù)比特方案來分配比特，其中該比特分配方案分配經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化。協(xié)議子電路3310和協(xié)議指令3312中的每一者隨后涉及確定與期望協(xié)議(例如，CCIe協(xié)議)相關聯(lián)的字的字格式，而編碼子電路3330和編碼指令3332中的每一者涉及根據(jù)前述字格式和比特分配方案來編碼字以生成經(jīng)編碼通信(例如，通過將字編碼為轉碼成碼元的經(jīng)編碼三進制數(shù))。一旦字被編碼，通信電路3140和/或通信指令3106中的任一者就可被用于經(jīng)由控制數(shù)據(jù)總線傳送經(jīng)編碼通信。
[0142]在本公開的進一步方面，構想了優(yōu)化子電路3320和/或優(yōu)化指令3322中的任一者可被配置成查明要經(jīng)由期望的字格式和相應的比特分配方案來實現(xiàn)的優(yōu)化。在一特定實現(xiàn)中，優(yōu)化子電路3320和/或優(yōu)化指令3322可被配置成促成在根據(jù)具有第一比特分配方案的檢錯優(yōu)化來編碼字與根據(jù)具有第二比特分配方案的數(shù)據(jù)優(yōu)化來編碼字之間進行切換。例如，當檢錯優(yōu)化優(yōu)選于數(shù)據(jù)優(yōu)化時，編碼子電路3330和/或編碼指令3332可被配置成根據(jù)其中多個最低有效比特包括固定數(shù)目的3個比特(例如，3個最低有效比特)的檢錯優(yōu)化來編碼字，其中比特分配電路3130和/或比特分配指令3106b被配置成通過將最低有效比特、第二最低有效比特和第三最低有效比特中的每一者分配用于檢錯來促成檢錯優(yōu)化。然而，當數(shù)據(jù)優(yōu)化優(yōu)選于檢錯優(yōu)化時，編碼子電路3330和/或編碼指令3332可取而代之被配置成根據(jù)其中多個最低有效比特包括固定數(shù)目的3個比特的數(shù)據(jù)優(yōu)化來編碼字，其中比特分配電路3130和/或比特分配指令3106b被配置成通過將最低有效比特分配用于檢錯、將第二最低有效比特分配用于字的數(shù)據(jù)部分的最高有效比特、以及將第三最低有效比特分配用于字的數(shù)據(jù)部分的第二最高有效比特來促成數(shù)據(jù)優(yōu)化。
[0143]接下來參照圖34，根據(jù)本文公開的諸方面提供了解說示例性編碼方案體系的流程圖。如所解說的，過程3400包括根據(jù)本說明書的一方面的可在計算設備(例如，主控/從動設備3114)內執(zhí)行的一系列動作。例如，過程3400可通過采用處理器執(zhí)行存儲在計算機可讀存儲介質上的計算機可執(zhí)行指令以實現(xiàn)這一系列動作來實現(xiàn)。在另一實施例中，包括用于使至少一臺計算機實現(xiàn)過程3400的這些動作的代碼的計算機可讀存儲介質也是可預想到的。
[0144]如所解說的，過程3400在動作3410處始于選擇編碼協(xié)議(例如，CCIe協(xié)議)。過程3400隨后行進至動作3420，其中主控/從動設備查明要經(jīng)由所選協(xié)議來實現(xiàn)的期望優(yōu)化，其中隨后在動作3430處確定針對期望優(yōu)化的恰適的字格式，并且其中隨后在動作3440處根據(jù)期望優(yōu)化來分配比特。例如，在期望最大碼元檢錯的場合，動作3430可包括利用20比特CCIe字格式，并且動作3440可包括將此類格式的3個最低有效比特分配用于檢錯常數(shù)。否則，如果期望數(shù)據(jù)吞吐量優(yōu)化，則動作3430可再次包括利用20比特CCIe字格式，但是動作3440現(xiàn)在可包括僅將最低有效比特分配用于檢錯常數(shù)，而第二最低有效比特被分配用于字的數(shù)據(jù)部分的最高有效比特并且第三最低有效比特被分配用于字的數(shù)據(jù)部分的第二最高有效比特。
[0145]一旦在動作3440處執(zhí)行了合適的比特分配，過程3400就行進至動作3450，其中根據(jù)期望優(yōu)化的字格式和比特分配方案來編碼各個字。此處，如先前提及的，此類編碼可包括將各個字編碼為被轉碼成碼元的經(jīng)編碼三進制數(shù)。過程3400隨后在動作3460處結束，其中經(jīng)由控制數(shù)據(jù)總線向其他主控/從動設備傳送經(jīng)編碼通信。
[0146]示例性解碼器實現(xiàn)
[0147]回頭參考圖31，現(xiàn)在在將主控/從動設備3114配置為解碼器的上下文內討論示例性實現(xiàn)。為了促成此類實現(xiàn)，構想了編碼器/解碼器電路3120可被配置為解碼器電路并且編碼器/解碼器指令3106a可被配置為解碼器指令。對此，如圖35中所解說的，進一步構想了解碼器電路3120和解碼器指令3106a中的每一者可被配置成根據(jù)本文公開的諸方面經(jīng)由多個子組件中的任何一個子組件來促成對各個字的解碼。即，如圖35中所解說的，解碼器電路3120可包括協(xié)議子電路3510、優(yōu)化子電路3520和解碼子電路3530，而解碼器指令3106a可包括協(xié)議指令3512、優(yōu)化指令3522和解碼指令3532。對于此特定實現(xiàn)，通信電路3140和/或通信指令3106c中的任一者可被配置成經(jīng)由控制數(shù)據(jù)總線接收經(jīng)編碼通信，而解碼器電路3120和/或解碼器指令3106a可被配置成促成對經(jīng)編碼通信的解碼。協(xié)議子電路3510和協(xié)議指令3512中的每一者涉及檢測包括在與一協(xié)議(例如，CCIe協(xié)議)相關聯(lián)的經(jīng)編碼通信中的字的字格式，并且優(yōu)化子電路3520和優(yōu)化指令3522中的每一者被配置成查明經(jīng)編碼通信的優(yōu)化和對應于該優(yōu)化的比特分配方案。解碼子電路3530和解碼指令3532可隨后被配置成根據(jù)恰適的字格式和相應的比特分配方案(例如，通過利用比特映射)來解碼經(jīng)編碼通信。
[0148]接下來參照圖36，根據(jù)本文公開的諸方面提供了解說示例性解碼方案體系的流程圖。如所解說的，過程3600包括根據(jù)本說明書的一方面的可在計算設備(例如，主控/從動設備3114)內執(zhí)行的一系列動作。例如，過程3600可通過采用處理器執(zhí)行存儲在計算機可讀存儲介質上的計算機可執(zhí)行指令以實現(xiàn)這一系列動作來實現(xiàn)。在另一實施例中，包括用于使至少一臺計算機實現(xiàn)過程3600的這些動作的代碼的計算機可讀存儲介質也是可預想到的。
[0149]如所解說的，過程3600在動作3610處始于經(jīng)由共享總線從另一主控/從動設備接收經(jīng)編碼通信。過程3600隨后行進至動作3620，其中主控/從動設備檢測字格式和對應于經(jīng)編碼通信的相關聯(lián)的協(xié)議。由于構想了可根據(jù)特定優(yōu)化來編碼所接收到的通信，因而過程3600可隨后在動作3630處查明此類優(yōu)化，并且隨后在動作3640處檢索對應于該優(yōu)化的比特映射。例如，在檢測到對應于最大碼元檢錯的字格式的場合，可以利用包括20比特的比特映射，其中3個最低有效比特可被分配用于檢錯常數(shù)。否則，如果檢測到數(shù)據(jù)吞吐量優(yōu)化，則比特分配方案可包括僅將最低有效比特分配用于檢錯常數(shù)并且分別將第二和第三最低有效比特分配用于字的數(shù)據(jù)部分的第一和第二最高有效比特。一旦標識出正確的比特分配方案，過程3600就隨后在動作3650處結束，其中根據(jù)在動作3640處檢索到的比特映射來解碼經(jīng)編碼通信。
[0150]附圖中解說的組件、步驟、特征、和/或功能之中的一個或多個可以被重新編排和/或組合成單個組件、步驟、特征、或功能，或可以實施在數(shù)個組件、步驟或功能中。還可添加附加的元件、組件、步驟、和/或功能而不會脫離本文中所公開的新穎特征。附圖中所圖解的裝置、設備和/或組件可以被配置成執(zhí)行在這些附圖中所描述的方法、特征、或步驟中的一個或多個。本文中描述的新穎算法還可以高效地實現(xiàn)在軟件中和/或嵌入在硬件中。
[0151 ]另外應注意，這些實施例可能是作為被描繪為流程圖、流圖、結構圖、或框圖的過程來描述的。盡管流程圖可能會把諸操作描述為順序過程，但是這些操作中有許多操作能夠并行或并發(fā)地執(zhí)行。另外，這些操作的次序可被重新安排。過程在其操作完成時終止。過程可對應于方法、函數(shù)、規(guī)程、子例程、子程序等。當過程對應于函數(shù)時，它的終止對應于該函數(shù)返回調用方函數(shù)或主函數(shù)。
[0152]此外，存儲介質可以代表用于存儲數(shù)據(jù)的一個或多個設備，包括只讀存儲器(R0M)、隨機存取存儲器(RAM)、磁盤存儲介質、光學存儲介質、閃存設備、和/或其他用于存儲信息的機器可讀介質。術語“機器可讀介質”包括但不限于:便攜或固定的存儲設備、光學存儲設備、無線信道以及能夠存儲、包含、或承載指令和/或數(shù)據(jù)的各種其它介質。
[0153]此外，諸實施例可以由硬件、軟件、固件、中間件、微代碼、或其任何組合來實現(xiàn)。當在軟件、固件、中間件、或微碼中實現(xiàn)時，執(zhí)行必要任務的程序代碼或代碼段可被存儲在諸如存儲介質之類的機器可讀介質或其它存儲中。處理器可以執(zhí)行這些必要的任務。代碼段可表示規(guī)程、函數(shù)、子程序、程序、例程、子例程、模塊、軟件包、類，或是指令、數(shù)據(jù)結構、或程序語句的任何組合。通過傳遞和/或接收信息、數(shù)據(jù)、自變量、參數(shù)、或存儲器內容，一代碼段可被耦合至另一代碼段或硬件電路。信息、自變量、參數(shù)、數(shù)據(jù)等可以經(jīng)由包括存儲器共享、消息傳遞、令牌傳遞、網(wǎng)絡傳輸?shù)鹊娜魏魏线m的手段被傳遞、轉發(fā)、或傳輸。
[0154]結合本文中公開的示例描述的各個解說性邏輯塊、模塊、電路、元件和/或組件可用設計成執(zhí)行本文中描述的功能的通用處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或其他可編程邏輯組件、分立的門或晶體管邏輯、分立的硬件組件、或其任何組合來實現(xiàn)或執(zhí)行。通用處理器可以是微處理器，但在替換方案中，該處理器可以是任何常規(guī)的處理器、控制器、微控制器、或狀態(tài)機。處理器還可以實現(xiàn)為計算組件的組合，例如DSP與微處理器的組合、數(shù)個微處理器、與DSP核心協(xié)作的一個或多個微處理器、或任何其他此類配置。
[0155]結合本文中公開的示例描述的方法或算法可直接在硬件中、在能由處理器執(zhí)行的軟件模塊中、或在這兩者的組合中以處理單元、編程指令、或其他指示的形式實施，并且可包含在單個設備中或跨多個設備分布。軟件模塊可駐留在RAM存儲器、閃存、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可移動盤、⑶-ROM、或本領域中所知的任何其他形式的存儲介質中。存儲介質可耦合至處理器以使得該處理器能從/向該存儲介質讀寫信息。在替換方案中，存儲介質可以被整合到處理器。
[0156]本領域技術人員將可進一步領會，結合本文中公開的實施例描述的各種解說性邏輯塊、模塊、電路、和算法步驟可被實現(xiàn)為電子硬件、計算機軟件、或兩者的組合。為清楚地解說硬件與軟件的這一可互換性，各種解說性組件、塊、模塊、電路、以及步驟在上面是以其功能性的形式作一般化描述的。此類功能性是被實現(xiàn)為硬件還是軟件取決于具體應用和施加于整體系統(tǒng)的設計約束。
[0157]本文所述的本發(fā)明的各種特征可實現(xiàn)于不同系統(tǒng)中而不脫離本發(fā)明。應注意，以上實施例僅是示例，且不應被解釋成限定本發(fā)明。這些實施例的描述旨在是說明性的，而并非旨在限定權利要求的范圍。由此，本發(fā)明的教導可以現(xiàn)成地應用于其他類型的裝置，并且許多替換、修改和變形對于本領域技術人員將是顯而易見的。
【主權項】
1.一種設備，包括: 耦合至控制數(shù)據(jù)總線的處理器， 其中所述處理器被配置成促成字在主控設備與從動設備之間經(jīng)由所述控制數(shù)據(jù)總線的經(jīng)編碼通信，并且 其中所述經(jīng)編碼通信是根據(jù)分配所述經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化的協(xié)議來編碼的，所述協(xié)議分配所述多個最低有效比特以包括至少一個附加檢錯比特或所述字的數(shù)據(jù)部分的至少第一最高有效比特。2.如權利要求1所述的設備，其特征在于，所述控制數(shù)據(jù)總線是雙線總線。3.如權利要求1所述的設備，其特征在于，所述協(xié)議是相機控制接口擴展(CCIe)協(xié)議。4.如權利要求1所述的設備，其特征在于，進一步包括: 比特分配電路，其被配置成根據(jù)比特分配方案來分配比特，其中所述比特分配方案分配所述經(jīng)編碼通信的所述多個最低有效比特； 編碼器電路，其被配置成促成對各個字的編碼，其中所述編碼器電路包括: 協(xié)議子電路，其被配置成確定與所述協(xié)議相關聯(lián)的所述字的字格式；以及 編碼子電路，其被配置成根據(jù)所述字格式和所述比特分配方案來編碼各個字以生成所述經(jīng)編碼通信；以及 通信電路，其被配置成經(jīng)由所述控制數(shù)據(jù)總線來傳送所述經(jīng)編碼通信。5.如權利要求4所述的設備，其特征在于，所述編碼子電路被配置成將各個字編碼為被轉碼成碼元的經(jīng)編碼三進制數(shù)。6.如權利要求4所述的設備，其特征在于，所述編碼器電路進一步包括優(yōu)化子電路，所述優(yōu)化子電路被配置成查明要經(jīng)由所述字格式和所述比特分配方案來實現(xiàn)的優(yōu)化。7.如權利要求6所述的設備，其特征在于，所述優(yōu)化子電路被配置成促成在根據(jù)具有第一比特分配方案的檢錯優(yōu)化來編碼各個字與根據(jù)具有第二比特分配方案的數(shù)據(jù)優(yōu)化來編碼各個字之間進行切換。8.如權利要求6所述的設備，其特征在于，所述編碼子電路被配置成根據(jù)其中所述多個最低有效比特包括固定數(shù)目的3個比特的數(shù)據(jù)優(yōu)化來編碼各個字，并且其中所述比特分配電路被配置成通過將最低有效比特分配用于檢錯、將第二最低有效比特分配用于所述字的所述數(shù)據(jù)部分的第一最高有效比特并且將第三最低有效比特分配用于所述字的所述數(shù)據(jù)部分的第二最高有效比特來促成所述數(shù)據(jù)優(yōu)化。9.如權利要求6所述的設備，其特征在于，所述編碼子電路被配置成根據(jù)其中所述多個最低有效比特包括固定數(shù)目的3個比特的檢錯優(yōu)化來編碼各個字，并且其中所述比特分配電路被配置成通過將最低有效比特、第二最低有效比特和第三最低有效比特中的每一者分配用于檢錯來促成所述檢錯優(yōu)化。10.如權利要求1所述的設備，其特征在于，進一步包括: 通信電路，其被配置成經(jīng)由所述控制數(shù)據(jù)總線來接收所述經(jīng)編碼通信；以及 解碼器電路，其被配置成促成對所述經(jīng)編碼通信的解碼。11.如權利要求10所述的設備，其特征在于，所述解碼器電路包括: 協(xié)議子電路，其被配置成檢測與所述協(xié)議相關聯(lián)的所述字的字格式； 優(yōu)化子電路，其被配置成查明所述經(jīng)編碼通信的優(yōu)化和對應于所述優(yōu)化的比特分配方案；以及 解碼子電路，其被配置成根據(jù)所述字格式和所述比特分配方案來解碼所述經(jīng)編碼通?目O12.一種方法，包括: 將主控設備耦合至從動設備；以及 促成字在所述主控設備與所述從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信，其中所述經(jīng)編碼通信是根據(jù)分配所述經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化的協(xié)議來編碼的，所述協(xié)議分配所述多個最低有效比特以包括至少一個附加檢錯比特或所述字的數(shù)據(jù)部分的至少第一最高有效比特。13.如權利要求12所述的方法，其特征在于，所述控制數(shù)據(jù)總線是雙線總線。14.如權利要求12所述的方法，其特征在于，所述協(xié)議是相機控制接口擴展(CCIe)協(xié)議。15.如權利要求12所述的方法，其特征在于，進一步包括: 確定與所述協(xié)議相關聯(lián)的所述字的字格式； 根據(jù)比特分配方案來分配比特，其中所述比特分配方案分配所述經(jīng)編碼通信的所述多個最低有效比特； 根據(jù)所述字格式和所述比特分配方案來編碼所述字以生成所述經(jīng)編碼通信；以及 經(jīng)由所述控制數(shù)據(jù)總線來傳送所述經(jīng)編碼通信。16.如權利要求15所述的方法，其特征在于，所述編碼包括將各個字編碼為被轉碼成碼兀的經(jīng)編碼二進制數(shù)。17.如權利要求15所述的方法，其特征在于，進一步包括:查明要經(jīng)由所述字格式和所述比特分配方案實現(xiàn)的優(yōu)化。18.如權利要求17所述的方法，其特征在于，進一步包括:在根據(jù)具有第一比特分配方案的檢錯優(yōu)化來編碼各個字與根據(jù)具有第二比特分配方案的數(shù)據(jù)優(yōu)化來編碼各個字之間進行切換。19.如權利要求17所述的方法，其特征在于，所述編碼包括根據(jù)其中所述多個最低有效比特包括固定數(shù)目的3個比特的數(shù)據(jù)優(yōu)化來編碼各個字，并且其中所述比特包括通過將最低有效比特分配用于檢錯、將第二最低有效比特分配用于所述字的所述數(shù)據(jù)部分的第一最高有效比特并且將第三最低有效比特分配用于所述字的所述數(shù)據(jù)部分的第二最高有效比特來促成所述數(shù)據(jù)優(yōu)化。20.如權利要求17所述的方法，其特征在于，所述編碼包括根據(jù)其中所述多個最低有效比特包括固定數(shù)目的3個比特的檢錯優(yōu)化來編碼各個字，并且其中所述比特包括通過將最低有效比特、第二最低有效比特和第三最低有效比特中的每一者分配用于檢錯來促成所述檢錯優(yōu)化。21.如權利要求12所述的方法，其特征在于，進一步包括: 經(jīng)由所述控制數(shù)據(jù)總線來接收所述經(jīng)編碼通信；以及 解碼所述經(jīng)編碼通信。22.如權利要求21所述的方法，其特征在于，進一步包括: 檢測與所述協(xié)議相關聯(lián)的所述字的字格式； 查明所述經(jīng)編碼通信的優(yōu)化和對應于所述優(yōu)化的比特分配方案；以及 根據(jù)所述字格式和所述比特分配方案來解碼所述經(jīng)編碼通信。23.—種設備，包括: 用于將主控設備耦合至從動設備的裝置；以及 用于促成字在所述主控設備與所述從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信的裝置，其中所述經(jīng)編碼通信是根據(jù)分配所述經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化的協(xié)議來編碼的，所述協(xié)議分配所述多個最低有效比特以包括至少一個附加檢錯比特或所述字的數(shù)據(jù)部分的至少第一最高有效比特。24.如權利要求23所述的設備，其特征在于，進一步包括: 用于確定與所述協(xié)議相關聯(lián)的所述字的字格式的裝置； 用于根據(jù)比特分配方案來分配比特的裝置，其中所述比特分配方案分配所述多個最低有效比特； 用于根據(jù)所述字格式和所述比特分配方案來編碼所述字以生成所述經(jīng)編碼通信的裝置；以及 用于經(jīng)由所述控制數(shù)據(jù)總線來傳送所述經(jīng)編碼通信的裝置。25.如權利要求24所述的設備，其特征在于，進一步包括:用于查明要經(jīng)由所述字格式和所述比特分配方案來實現(xiàn)的優(yōu)化的裝置。26.如權利要求25所述的設備，其特征在于，進一步包括:用于在根據(jù)具有第一比特分配方案的檢錯優(yōu)化來編碼各個字與根據(jù)具有第二比特分配方案的數(shù)據(jù)優(yōu)化來編碼各個字之間進行切換的裝置。27.—種其上存儲有一條或多條指令的非瞬態(tài)機器可讀存儲介質，所述指令在由至少一個處理器執(zhí)行時使所述至少一個處理器: 將主控設備耦合至從動設備；以及 促成字在所述主控設備與所述從動設備之間經(jīng)由控制數(shù)據(jù)總線的經(jīng)編碼通信，其中所述經(jīng)編碼通信是根據(jù)分配所述經(jīng)編碼通信的多個最低有效比特以促成使檢錯常數(shù)最大化的協(xié)議來編碼的，所述協(xié)議分配所述多個最低有效比特以包括至少一個附加檢錯比特或所述字的數(shù)據(jù)部分的至少第一最高有效比特。28.如權利要求27所述的非瞬態(tài)機器可讀存儲介質，其特征在于，所述一條或多條指令進一步包括在由所述至少一個處理器執(zhí)行時使所述至少一個處理器執(zhí)行以下操作的指令: 確定與所述協(xié)議相關聯(lián)的所述字的字格式； 根據(jù)比特分配方案來分配比特，其中所述比特分配方案分配所述多個最低有效比特； 根據(jù)所述字格式和所述比特分配方案來編碼所述字以生成所述經(jīng)編碼通信；以及 經(jīng)由所述控制數(shù)據(jù)總線來傳送所述經(jīng)編碼通信。29.如權利要求28所述的非瞬態(tài)機器可讀存儲介質，其特征在于，所述一條或多條指令進一步包括在由所述至少一個處理器執(zhí)行時使所述至少一個處理器執(zhí)行以下操作的指令: 根據(jù)其中所述多個最低有效比特包括固定數(shù)目的3個比特的數(shù)據(jù)優(yōu)化來編碼各個字；以及 通過將最低有效比特分配用于檢錯、將第二最低有效比特分配用于所述字的所述數(shù)據(jù)部分的第一最高有效比特并且將第三最低有效比特分配用于所述字的所述數(shù)據(jù)部分的第二最高有效比特來促成所述數(shù)據(jù)優(yōu)化。30.如權利要求28所述的非瞬態(tài)機器可讀存儲介質，其特征在于，所述一條或多條指令進一步包括在由所述至少一個處理器執(zhí)行時使所述至少一個處理器執(zhí)行以下操作的指令:根據(jù)其中所述多個最低有效比特包括固定數(shù)目的3個比特的檢錯優(yōu)化來編碼各個字；以及 通過將最低有效比特、第二最低有效比特和第三最低有效比特中的每一者分配用于檢錯來促成所述檢錯優(yōu)化。
【文檔編號】G06F13/42GK106068505SQ201580010556
【公開日】2016年11月2日
【申請日】2015年2月28日 公開號201580010556.1, CN 106068505 A, CN 106068505A, CN 201580010556, CN-A-106068505, CN106068505 A, CN106068505A, CN201580010556, CN201580010556.1, PCT/2015/18202, PCT/US/15/018202, PCT/US/15/18202, PCT/US/2015/018202, PCT/US/2015/18202, PCT/US15/018202, PCT/US15/18202, PCT/US15018202, PCT/US1518202, PCT/US2015/018202, PCT/US2015/18202, PCT/US2015018202, PCT/US201518202
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