一種基于傳統(tǒng)eda工具的多芯片聯(lián)合仿真方法
【專利摘要】本發(fā)明涉及一種基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法，包括：將整個SiP電路按電路功能劃分為數(shù)字邏輯子電路和模擬子電路，其中數(shù)字邏輯子電路采用Verilog仿真器，模擬子電路或者不宜用Verilog語言進行描述的電路采用HSIM仿真器；仿真時只需要對整個SiP電路施加統(tǒng)一的測試向量，Verilog仿真器和HSIM仿真器會在整個仿真過程中自動地進行交互，將所需的仿真中間數(shù)據(jù)互相傳遞；仿真完成后，可以用視圖工具查看所有子電路的仿真結(jié)果。本發(fā)明是用于驗證SiP電路中各子芯片協(xié)同工作時端口及時序的匹配性，防止因為電路參數(shù)設(shè)計不合理或者端口連接錯誤而導(dǎo)致的電路工作異常問題，為最終的SiP設(shè)計提供參考。
【專利說明】
一種基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種芯片仿真方法，尤其是一種基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法。
【背景技術(shù)】
[0002]電子信息技術(shù)的飛速發(fā)展推動了電子產(chǎn)品朝小型化方向發(fā)展，這對集成電路的小型化、多功能、高帶寬和低功耗等方面不斷提出要求，系統(tǒng)集成變得越來越重要。為了滿足不斷提高的芯片集成度，當下主要有兩種方式解決:一種是片上系統(tǒng)(SoC)技術(shù)，另一種是系統(tǒng)級封裝(SiP)技術(shù)。SoC技術(shù)能把高性能的數(shù)字電路和模擬電路集成在一塊芯片中，但這種技術(shù)擁有成本高、工藝復(fù)雜的缺點。SiP技術(shù)將多個芯片和無源器件集成于一個封裝體中，組成一個功能性的器件，執(zhí)行一些標準元器件的功能，從而實現(xiàn)整機功能。SoC和SiP是兩種相互補充的系統(tǒng)集成方式，但由于SiP是使用成熟的微組裝和互連技術(shù)，把各種集成電路如CM0S、GaAs、SiGe電路或者光電子器件、MEMS器件以及各類無源元件集成到一個封裝體內(nèi)，在開發(fā)周期、成本與靈活性方面，較SoC具有明顯的優(yōu)勢。其可以將各類器件、集成芯片、布線和介質(zhì)層都封裝在一個系統(tǒng)內(nèi)，將原來的三層封裝結(jié)構(gòu)整合成一層封裝結(jié)構(gòu)。其具有設(shè)計靈活、封裝體積小、組裝效率高等特點，大大縮短了連線距離，極大地提高了封裝效率和封裝密度。系統(tǒng)級封裝技術(shù)主要用于應(yīng)用處理器、系統(tǒng)閃存的封裝，也可用于手機、數(shù)碼相機等電子產(chǎn)品，將來還會向更多領(lǐng)域拓展。
[0003]盡管系統(tǒng)級封裝在集成度、可靠性等方面的優(yōu)勢非常明顯，但同時也給芯片的仿真驗證帶來一定的困難。隨著管殼內(nèi)集成的電路越來越多，芯片間的互聯(lián)關(guān)系越來越復(fù)雜，芯片間端口及時序的匹配性成為SiP關(guān)注的重點，其關(guān)系到整個SiP電路能否正常工作以及工作的可靠性和穩(wěn)定性。
[0004]為了驗證SiP電路芯片端口的匹配性及互聯(lián)關(guān)系的正確性，IC前端設(shè)計師通常采用如下方法進行仿真驗證:編寫測試向量仿真SiP電路中一個子芯片的功能及時序，得到輸出結(jié)果后將其生成新的測試激勵，將其作為第二個子芯片的測試向量。以上方式盡管可以大致驗證SiP芯片的功能，但存在很多缺陷:1、只能用于驗證包含較少子電路的SiP電路，對于那種子芯片多且連接關(guān)系復(fù)雜的電路無法進行仿真;2、通過一個子芯片的輸出生成測試向量，由于其只包含了時序及功能信息，對于驗證兩個或多個子芯片間端口的匹配性方面無法進行完全真實的模擬;3、采用上述層級驗證的方式，工作量大，仿真效率很低，無法適用于復(fù)雜電路。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術(shù)問題是克服現(xiàn)有的缺陷，在現(xiàn)有集成電路仿真工具的基礎(chǔ)上，提供一種適用于多芯片協(xié)同仿真的方法，用于驗證SiP電路中各子芯片協(xié)同工作時端口及時序的匹配性，防止因為電路參數(shù)設(shè)計不合理或者端口連接錯誤而導(dǎo)致的電路工作異常問題，為最終的SiP設(shè)計提供參考。
[0006]為了解決上述技術(shù)問題，本發(fā)明提供了如下的技術(shù)方案:
[0007]本發(fā)明一種基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法，包括以下步驟:
[0008](I)將整個SiP電路按電路功能劃分為數(shù)字邏輯子電路和模擬子電路，其中數(shù)字邏輯子電路(如協(xié)議處理器等)采用Verilog仿真器，模擬子電路(如存儲器、PLL等)或者不宜用Verilog語言進行描述的電路采用HS頂仿真器；
[0009](2)仿真時需對整個SiP電路施加統(tǒng)一的測試向量，Verilog仿真器和HSIM仿真器會在整個仿真過程中自動地進行交互，將所需的仿真中間數(shù)據(jù)互相傳遞；
[0010](3)仿真完成后，采用視圖工具查看所有子電路的仿真結(jié)果。
[0011]進一步地，步驟(I)在仿真前需要先設(shè)置仿真環(huán)境，對仿真器作初始化設(shè)置。
[0012]進一步地，步驟(I)對于采用Spice網(wǎng)表描述的模擬子電路，需從網(wǎng)表中抽象出頂層端口列表和端口方向，加上聯(lián)合仿真系統(tǒng)函數(shù)，表明該模擬子電路采用HS頂仿真器;對于采用Veri log網(wǎng)表描述的數(shù)字邏輯子電路，需引用PDK中的庫文件。
[0013]進一步地，步驟(2)在仿真時需要對整個SiP電路施加統(tǒng)一的測試向量，加載聯(lián)合仿真的VPI共享庫，啟動仿真。
[0014]本發(fā)明的有益效果:
[0015]1、只需在電路頂層施加測試向量，無需手動生成各子電路的測試向量，在保證仿真精度的如提下，極大地提尚了仿真效率。
[0016]2、由于整個仿真流程無需人工干預(yù)，避免了可能出現(xiàn)的人工誤操作。
[0017]3、此方法同樣適用于兩個以上子電路構(gòu)成的SiP電路，具有很好的可復(fù)用性。
【附圖說明】
[0018]圖1為本發(fā)明的SiP電路的組成結(jié)構(gòu)圖；
[0019]圖2為本發(fā)明需要使用的仿真環(huán)境設(shè)置流程圖；
[0020]圖3為本發(fā)明的多芯片聯(lián)合仿真流程圖。
【具體實施方式】
[0021]本發(fā)明所列舉的實施例，只是用于幫助理解本發(fā)明，不應(yīng)理解為對本發(fā)明保護范圍的限定，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明思想的前提下，還可以對本發(fā)明進行改進和修飾，這些改進和修飾也落入本發(fā)明權(quán)利要求保護的范圍內(nèi)。
[0022]本發(fā)明以一個由協(xié)議處理器DIGITAL(數(shù)字邏輯子電路)和SRAM存儲器(模擬子電路)組成的SiP電路進行介紹。SiP電路的組成結(jié)構(gòu)如附圖1所示。本發(fā)明需要用的仿真工具為Cadence公司的Veri log仿真器NC-Veri log和Synopsys公司的Spi ce仿真器HSIM。在進行聯(lián)合仿真時，系統(tǒng)將調(diào)用Veri log程序接口(VPI)或者可編程語言接口(PLI)與HSIM和NC-Veri log仿真器進行交互。NC-Veri log作為主仿真器通過調(diào)用聯(lián)合仿真庫觸發(fā)HSIM仿真器工作，并調(diào)用VPI功能函數(shù)完成兩個仿真器之間的信息交互。
[0023]在開始聯(lián)合仿真前，需要設(shè)置仿真環(huán)境，對仿真器作初始化設(shè)置。仿真環(huán)境的設(shè)置流程圖如附圖2所示，設(shè)置步驟如下:
[0024]1、設(shè)置NC-Verilog仿真器的運行路徑，如:
[0025]set path=($path/usr/local/vendors/cadence/ldv40/tools/bin)；
[0026]2、向LD_LIBRARY_PATH 環(huán)境變量添加 VPI 共享庫libvpihsim.so;
[0027]3、設(shè)置TCL共享庫路徑，如:
[0028]setenv TCL_LIBRARY/usr/local/vendors/cadence/ldv40/tools/txe/1ib/tcl8.3。
[0029]通常在一個SiP電路中，數(shù)字邏輯子電路占據(jù)主導(dǎo)，因此我們以頂層為Verilog網(wǎng)表描述的數(shù)字邏輯子電路為例對聯(lián)合仿真流程作介紹，如附圖3所示。
[0030]第一步，根據(jù)SRAM存儲器Spice網(wǎng)表生成對應(yīng)的Verilog網(wǎng)表，該網(wǎng)表中僅需包含SRAM頂層的端口列表、端口方向和頂層模塊名，功能描述部分用initial$nsda_module()代替，并將該Veri log網(wǎng)表命名為SRAM.Cs 4nsda_module O是用于聯(lián)合仿真的系統(tǒng)函數(shù)，表明該子電路采用HS頂仿真器；
[0031]第二步，建立SRAM的仿真網(wǎng)表SRAM.sp，該文件中指定了 SRAM的Spice網(wǎng)表路徑、聯(lián)合仿真時所用的工藝庫以及SRAM的仿真條件，如電壓、溫度等，其中必需包含以下信息:
[0032]SRAM及其所有子電路的定義；
[0033]仿真需使用的所有工藝模型的引用；
[0034]需要輸出到波形文件中的信號名稱；
[0035]HSIM仿真精度和仿真速度；
[0036]第三步，準備協(xié)議處理器DIGITAL(數(shù)字邏輯子電路)的Verilog網(wǎng)表，如果是半定制電路，還需包括相應(yīng)的PDK中Ver1lg庫文件；
[0037]第四步，加載聯(lián)合仿真的配置文件cosim.Cfg，用于告訴Spice仿真器HSIM的仿真參數(shù)以及輸出文件名稱；
[0038]第五步，加載聯(lián)合仿真的VPI共享庫libvpihsim.so;
[0039]第六步，啟動仿真，得到FSDB仿真波形文件輸出，啟動命令為ncverilog+loadvpi=libvpihsim.so:nsda_vpi_startup+nsda+”xosim.cfg，’+access+rwc-fTile.f。
【主權(quán)項】
1.一種基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法，其特征在于，包括以下步驟: (1)將整個SiP電路按電路功能劃分為數(shù)字邏輯子電路和模擬子電路，其中數(shù)字邏輯子電路采用Verilog仿真器，模擬子電路或者不宜用Verilog語言進行描述的電路采用HSIM仿真器； (2)仿真時需對整個SiP電路施加統(tǒng)一的測試向量，Verilog仿真器和HSIM仿真器會在整個仿真過程中自動地進行交互，將所需的仿真中間數(shù)據(jù)互相傳遞； (3)仿真完成后，采用視圖工具查看所有子電路的仿真結(jié)果。2.根據(jù)權(quán)利要求1所述的基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法，其特征在于，所述步驟(I)在仿真前需要先設(shè)置仿真環(huán)境，對仿真器作初始化設(shè)置。3.根據(jù)權(quán)利要求1所述的基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法，其特征在于，所述步驟(I)對于采用Spice網(wǎng)表描述的模擬子電路，需從網(wǎng)表中抽象出頂層端口列表和端口方向，加上聯(lián)合仿真系統(tǒng)函數(shù)，表明該模擬子電路采用HS頂仿真器;對于采用Verilog網(wǎng)表描述的數(shù)字邏輯子電路，需引用PDK中的庫文件。4.根據(jù)權(quán)利要求1所述的基于傳統(tǒng)EDA工具的多芯片聯(lián)合仿真方法，其特征在于，所述步驟(2)在仿真時需要對整個SiP電路施加統(tǒng)一的測試向量，加載聯(lián)合仿真的VPI共享庫，啟動仿真。
【文檔編號】G06F17/50GK106096177SQ201610462881
【公開日】2016年11月9日
【申請日】2016年6月23日
【發(fā)明人】蔡潔明, 衛(wèi)博, 印琴, 劉士全
【申請人】中國電子科技集團公司第五十八研究所