一種有限次復(fù)位看門狗電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子電路，特別涉及一種有限次復(fù)位看門狗電路。
【背景技術(shù)】
[0002]目前電子領(lǐng)域使用的看門狗功能單一，只機(jī)械地在超時后輸出復(fù)位信號。在實(shí)際應(yīng)用中，有時需要限制看門狗復(fù)位次數(shù)，以保護(hù)整個系統(tǒng)工作的可靠性、連續(xù)性。比如在通信領(lǐng)域，很多重要的設(shè)備都采用雙機(jī)主從備份的方式，一旦主機(jī)出現(xiàn)故障，從機(jī)會切換成主機(jī)，如果因?yàn)橛布p壞等不可修復(fù)故障，導(dǎo)致其中一個設(shè)備反復(fù)復(fù)位，可能會引起不停的主從切換，使整個系統(tǒng)長時間處于切換狀態(tài)，影響系統(tǒng)運(yùn)行。
[0003]而目前文獻(xiàn)中尚未見到有效的解決辦法，如何解決這個問題就成為了本技術(shù)領(lǐng)域的技術(shù)人員所要研究和解決的課題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的就是為克服現(xiàn)有技術(shù)的不足，針對上述題，提供一種看門狗電路，本方案旨在采用一種可靠的方式限制看門狗復(fù)位的次數(shù)，當(dāng)超過限定的次數(shù)仍出現(xiàn)看門狗復(fù)位，則認(rèn)為已經(jīng)無法通過復(fù)位修復(fù)故障，進(jìn)而切斷設(shè)備供電，不再嘗試重啟，要實(shí)現(xiàn)這個目的，電路必須是具有可通過硬件配置電阻限制復(fù)位次數(shù)的功能，不依賴軟件配置，可以在實(shí)現(xiàn)看門狗功能的同時進(jìn)行有限次復(fù)位，既保持了對軟件異常的復(fù)位功能，又防止了因不可復(fù)位異常導(dǎo)致系統(tǒng)反復(fù)重啟，增加了整個系統(tǒng)運(yùn)行的可靠性
[0005]本發(fā)明是通過這樣的技術(shù)方案實(shí)現(xiàn)的:一種有限次復(fù)位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內(nèi)部實(shí)現(xiàn)邏輯電路，其特征在于，邏輯電路結(jié)構(gòu)包括I個4位減計(jì)數(shù)器、I個8位減計(jì)數(shù)器，緩沖器和反相器，外加I個有源晶振、I個MOS管、3個RC延時電路、I個可控硅和若干電阻；通過改變R和C的值可以改變RC延遲的時間長度；R1、Cl組成的RC延遲電路RCl產(chǎn)生1mS延遲；R2、C2組成的RC延遲電路RC2產(chǎn)生15mS延遲；R3、C3組成的RC延遲電路RC3產(chǎn)生1mS延遲；
[0006]8位計(jì)數(shù)器Ul作為看門狗超時計(jì)數(shù)器，Ul的計(jì)數(shù)時鐘輸入端Ck連接外部晶振時鐘；RESET連接外部延遲電路RCl ；U/D端置O選擇減計(jì)數(shù)模式；A_H端口連接8根外部輸入腳，用于設(shè)置8位2進(jìn)制的喂狗時間；Load端連接外部延遲電路RC2 ；Carry out端口連接到U2的計(jì)數(shù)時鐘輸入端Ck，同時通過反相器D2反向后輸出到被保護(hù)電路的reset端口，在此線路上有RC延遲電路RC3 ；
[0007]4位計(jì)數(shù)器U2作為復(fù)位次數(shù)計(jì)數(shù)器，U2的計(jì)數(shù)時鐘輸入端Ck連接Ul的Carryout端口 ；RESET連接外部延遲電路RCl ；U/D端置O選擇減計(jì)數(shù)模式；A_D端口連接4根外部輸入腳，用于設(shè)置4位2進(jìn)制的復(fù)位次數(shù)限制；Load端連接外部延遲電路RC2 ；Carry out端口連接到反相器D1，反向后輸出到可控硅D4使能端口 ；
[0008]被保護(hù)電路的WD端連接在延遲電路RCl上，并連接EPLD內(nèi)部的Ul、U2的reset端口，同時通過反相器D3產(chǎn)生反向信號，經(jīng)過外部的RC2延遲后返回EPLDJga Ul、U2的Load 端口。
[0009]本發(fā)明的有益效果:采用本方法實(shí)現(xiàn)的看門狗電路，具有可通過硬件配置電阻限制復(fù)位次數(shù)的功能，不依賴軟件配置，可以在實(shí)現(xiàn)看門狗功能的同時進(jìn)行有限次復(fù)位，既保持了對軟件異常的復(fù)位功能，又防止了因不可復(fù)位異常導(dǎo)致系統(tǒng)反復(fù)重啟，增加了整個系統(tǒng)運(yùn)行的可靠性。
【附圖說明】
[0010]圖1、有限次復(fù)位看門狗電路圖。
【具體實(shí)施方式】
[0011]為了更清楚的理解本發(fā)明，結(jié)合附圖和實(shí)施例詳細(xì)描述本發(fā)明:
[0012]如圖1所示，一種有限次復(fù)位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內(nèi)部實(shí)現(xiàn)邏輯電路，邏輯電路包括I個4位減計(jì)數(shù)器、I個8位減計(jì)數(shù)器，緩沖器和反相器，外加I個有源晶振、I個MOS管、3個RC延時電路、I個可控硅和若干電阻；
[0013]通過改變R和C的值可以改變RC延遲的時間長度；R1、C1組成的RC延遲電路RCl產(chǎn)生1mS延遲；R2、C2組成的RC延遲電路RC2產(chǎn)生15mS延遲；R3、C3組成的RC延遲電路RC3產(chǎn)生1mS延遲；
[0014]被保護(hù)電路需要具有可以產(chǎn)生喂狗信號WD的輸出端口和可以被外部低電平復(fù)位的外部復(fù)位輸入端口 RESET ；
[0015]可控硅D4的輸入端接外部供電電源VDD，輸出端接被保護(hù)電路和有源晶振的電源VDD—safe ；
[0016]8位計(jì)數(shù)器Ul作為看門狗超時計(jì)數(shù)器，Ul的計(jì)數(shù)時鐘輸入端Ck連接外部晶振時鐘；RESET連接外部延遲電路RCl ；U/D端置O選擇減計(jì)數(shù)模式；A_H端口連接8根外部輸入腳，用于設(shè)置8位2進(jìn)制的喂狗時間；Load端連接外部延遲電路RC2 ；Carry out端口連接到U2的計(jì)數(shù)時鐘輸入端Ck，同時通過反相器D2反向后輸出到被保護(hù)電路的reset端口，在此線路上有RC延遲電路RC3 ；
[0017]4位計(jì)數(shù)器U2作為復(fù)位次數(shù)計(jì)數(shù)器，U2的計(jì)數(shù)時鐘輸入端Ck連接Ul的Carryout端口 ；RESET連接外部延遲電路RCl ；U/D端置O選擇減計(jì)數(shù)模式；A_D端口連接4根外部輸入腳，用于設(shè)置4位2進(jìn)制的復(fù)位次數(shù)限制；Load端連接外部延遲電路RC2 ；Carry out端口連接到反相器D1，反向后輸出到可控硅D4使能端口 ；
[0018]被保護(hù)電路的WD端連接在延遲電路RCl上，并連接了 EPLD內(nèi)部的U1、U2的reset端口，同時通過反相器D3產(chǎn)生反向信號，經(jīng)過外部的RC2延遲后返回EPLD，驅(qū)動了 U1、U2的Load 端 P。
[0019]根據(jù)上述說明，結(jié)合本領(lǐng)域技術(shù)可實(shí)現(xiàn)本發(fā)明的方案。
【主權(quán)項(xiàng)】
1.一種有限次復(fù)位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內(nèi)部實(shí)現(xiàn)邏輯電路，其特征在于，邏輯電路結(jié)構(gòu)包括I個4位減計(jì)數(shù)器、I個8位減計(jì)數(shù)器，緩沖器和反相器，外加I個有源晶振、I個MOS管、3個RC延時電路、I個可控硅和若干電阻；8位計(jì)數(shù)器Ul作為看門狗超時計(jì)數(shù)器，Ul的計(jì)數(shù)時鐘輸入端Ck連接外部晶振時鐘；RESET連接外部延遲電路RCl ；U/D端置O選擇減計(jì)數(shù)模式；A_H端口連接8根外部輸入腳，用于設(shè)置8位2進(jìn)制的喂狗時間；Load端連接外部延遲電路RC2 ；Carry out端口連接到U2的計(jì)數(shù)時鐘輸入端Ck，同時通過反相器D2反向后輸出到被保護(hù)電路的reset端口，在此線路上有RC延遲電路RC3 ； 4位計(jì)數(shù)器U2作為復(fù)位次數(shù)計(jì)數(shù)器,U2的計(jì)數(shù)時鐘輸入端Ck連接Ul的Carry out端口 ；RESET連接外部延遲電路RCl ；U/D端置O選擇減計(jì)數(shù)模式；A_D端口連接4根外部輸入腳，用于設(shè)置4位2進(jìn)制的復(fù)位次數(shù)限制；Load端連接外部延遲電路RC2 ；Carry out端口連接到反相器Dl，反向后輸出到可控硅D4使能端口 ； 被保護(hù)電路的WD端連接在延遲電路RCl上，并連接EPLD內(nèi)部的U1、U2的reset端口，同時通過反相器D3產(chǎn)生反向信號，經(jīng)過外部的RC2延遲后返回EPLDJga U1、U2的Load端□。
【專利摘要】本實(shí)用新型涉及一種有限次復(fù)位看門狗電路，使用可編程邏輯器件EPLD，在可編程邏輯器件EPLD內(nèi)部實(shí)現(xiàn)邏輯電路，邏輯電路包括1個4位減計(jì)數(shù)器、1個8位減計(jì)數(shù)器，緩沖器和反相器，外加1個有源晶振、1個MOS管、3個RC延時電路、1個可控硅和若干電阻；改變R和C的值可以改變RC延遲的時間長度；R1、C1組成的RC延遲電路RC1產(chǎn)生10mS延遲；R2、C2組成的RC延遲電路RC2產(chǎn)生15mS延遲；R3、C3組成的RC延遲電路RC3產(chǎn)生10mS延遲；本電路具有可通過硬件配置電阻限制復(fù)位次數(shù)的功能，不依賴軟件配置，可以在實(shí)現(xiàn)看門狗功能的同時進(jìn)行有限次復(fù)位，既保持了對軟件異常的復(fù)位功能，又防止了因不可復(fù)位異常導(dǎo)致系統(tǒng)反復(fù)重啟，增加了整個系統(tǒng)運(yùn)行的可靠性。
【IPC分類】G06F11-00
【公開號】CN204347823
【申請?zhí)枴緾N201420808857
【發(fā)明人】夏連杰, 龐輝, 李延波, 劉勝杰, 劉金棟, 高麗哲, 俞光日, 時勇
【申請人】天津七一二通信廣播有限公司
【公開日】2015年5月20日
【申請日】2014年12月19日