一種解決blvds總線直流平衡問(wèn)題的裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種解決BLVDS總線直流平衡問(wèn)題的裝置，屬于BLVDS總線技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]BLVDS (總線型低電壓差分信號(hào))總線具備250mV的低電壓差分信號(hào)以及快速的過(guò)渡時(shí)間，其抗干擾特性與數(shù)據(jù)高速傳輸特點(diǎn)，使其在多點(diǎn)電纜以及背板有廣泛的應(yīng)用。然而以BLVDS總線進(jìn)行數(shù)據(jù)的串行通信時(shí)，DC平衡問(wèn)題也隨之出現(xiàn)。目前，解決DC平衡問(wèn)題的方法有曼徹斯特編碼，以及Sb-1Ob編碼。曼徹斯特編碼每個(gè)碼元包含一個(gè)上升沿或者下降沿，這就對(duì)總線帶寬要求高，效率低下。8B/10B編碼需要較為復(fù)雜的編程，這就對(duì)程序處理增大了難度。
【實(shí)用新型內(nèi)容】
[0003]目的:為了克服現(xiàn)有技術(shù)中存在的不足，本實(shí)用新型提供一種解決BLVDS總線直流平衡問(wèn)題的裝置。
[0004]技術(shù)方案:為解決上述技術(shù)問(wèn)題，本實(shí)用新型采用的技術(shù)方案為:
[0005]一種解決BLVDS總線直流平衡問(wèn)題的裝置，包括..CPU芯片、FPGA芯片、BLVDS總線，所述FPGA芯片包括:串行數(shù)據(jù)收發(fā)模塊、存儲(chǔ)器、插碼模塊、BLVDS數(shù)據(jù)收發(fā)模塊、減碼豐吳塊；
[0006]所述串行數(shù)據(jù)收發(fā)模塊用于向CPU芯片、存儲(chǔ)器收發(fā)數(shù)據(jù)，向插碼模塊發(fā)送CPU發(fā)送數(shù)據(jù)結(jié)束信號(hào)；
[0007]所述存儲(chǔ)器用于存儲(chǔ)收發(fā)數(shù)據(jù)；
[0008]所述插碼模塊用于向BLVDS總線發(fā)送的每八位數(shù)據(jù)中第3位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第3位數(shù)據(jù)相反；第6位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第6位相反；第8位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第8位相反；
[0009]所述BLVDS數(shù)據(jù)收發(fā)模塊用于向BLVDS總線收發(fā)數(shù)據(jù)；
[0010]所述減碼模塊用于從BLVDS總線接收的每十一位數(shù)據(jù)中，檢測(cè)第3位與第4位，第7位與第8位，第10位和第11位，兩兩數(shù)據(jù)均相反，則除去第4位，第8位，第11位的數(shù)據(jù)；
[0011]所述CPU芯片與串行數(shù)據(jù)收發(fā)模塊一端相連接，串行數(shù)據(jù)收發(fā)模塊另二端分別與存儲(chǔ)器、插碼模塊相連接；存儲(chǔ)器另一端與BLVDS數(shù)據(jù)收發(fā)模塊相連接；插碼模塊、BLVDS數(shù)據(jù)收發(fā)模塊、減碼模塊并聯(lián)后與BLVDS總線相連接。
[0012]作為優(yōu)選方案，所述CPU芯片設(shè)置為AM3352。
[0013]作為優(yōu)選方案，所述存儲(chǔ)器設(shè)置為FIFO存儲(chǔ)器。
[0014]有益效果:本實(shí)用新型提供的一種解決BLVDS總線直流平衡問(wèn)題的裝置，利用插碼模塊對(duì)一字節(jié)數(shù)據(jù)的指定位插入相應(yīng)數(shù)據(jù)位，從而避免串行數(shù)據(jù)中連續(xù)O或者連續(xù)I的情況，解決直流平衡問(wèn)題。同時(shí)，利用減碼模塊檢查接收數(shù)據(jù)插入位數(shù)據(jù)是否符合要求，達(dá)到校驗(yàn)數(shù)據(jù)的效果。本實(shí)用新型可利用FPGA芯片對(duì)串行數(shù)據(jù)進(jìn)行實(shí)時(shí)處理，效率高，不需要CPU做任何改動(dòng)?？蓴U(kuò)展性強(qiáng)，一片F(xiàn)PGA可以擴(kuò)展多條BLVDS總線，節(jié)省資源。
【附圖說(shuō)明】
[0015]圖1為本實(shí)用新型的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0016]下面結(jié)合附圖對(duì)本實(shí)用新型作更進(jìn)一步的說(shuō)明。
[0017]如圖1所示，一種解決BLVDS總線直流平衡問(wèn)題的裝置，包括..CPU芯片1、FPGA芯片2、BLVDS總線3，所述FPGA芯片2包括:串行數(shù)據(jù)收發(fā)模塊21、存儲(chǔ)器22、插碼模塊23、BLVDS數(shù)據(jù)收發(fā)模塊24、減碼模塊25 ；
[0018]所述CPU芯片I與串行數(shù)據(jù)收發(fā)模塊21 —端相連接，串行數(shù)據(jù)收發(fā)模塊21另二端分別與存儲(chǔ)器22、插碼模塊23相連接；存儲(chǔ)器22另一端與BLVDS數(shù)據(jù)收發(fā)模塊24相連接；插碼模塊23、BLVDS數(shù)據(jù)收發(fā)模塊24、減碼模塊25并聯(lián)后與BLVDS總線3相連接。
[0019]具體使用方式如下:
[0020]情況一:向BLVDS總線發(fā)送數(shù)據(jù)工作過(guò)程。CPU芯片通過(guò)串行數(shù)據(jù)收發(fā)模塊將數(shù)據(jù)幀發(fā)送存儲(chǔ)器內(nèi)部的FIFO中，當(dāng)一幀數(shù)據(jù)從CPU芯片側(cè)發(fā)送完畢后，串行數(shù)據(jù)收發(fā)模塊發(fā)送數(shù)據(jù)結(jié)束信號(hào)至插碼模塊；插碼模塊將FIFO中每八位數(shù)據(jù)中第3位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第3位數(shù)據(jù)相反；第6位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第6位相反；第8位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第8位相反；原數(shù)據(jù)格式為{data [8:1]}，最終得到的數(shù)據(jù)格式為{~data[8], data[8:7], -data[6], data[6:4] , -data[3], data[3:1]}，共 11 位。然后將插碼后的數(shù)據(jù)發(fā)送到BLVDS總線上，直到FIFO中沒(méi)有數(shù)據(jù)，則停止發(fā)送，從而解決了直流平衡問(wèn)題。
[0021]情況二:從BLVDS總線接收數(shù)據(jù)工作過(guò)程。BLVDS數(shù)據(jù)收發(fā)模塊實(shí)時(shí)監(jiān)測(cè)總線上是否有數(shù)據(jù)，當(dāng)減碼模塊接收到的每十一位數(shù)據(jù)中，檢測(cè)第3位與第4位，第7位與第8位，第10位和第11位，兩兩數(shù)據(jù)均相反，則除去第4位，第8位，第11位的數(shù)據(jù)；將減碼后的數(shù)據(jù){data[10:9]，data[7:5], data[3:1]}發(fā)送到FIFO中，從FIFO中讀取接收數(shù)據(jù)并通過(guò)串行數(shù)據(jù)收發(fā)模塊，將數(shù)據(jù)發(fā)送到CPU芯片，直到發(fā)送完畢所有數(shù)據(jù)，表示接收過(guò)程結(jié)束。
[0022]以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出:對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本實(shí)用新型原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種解決BLVDS總線直流平衡問(wèn)題的裝置，包括..CPU芯片、FPGA芯片、BLVDS總線，其特征在于:所述FPGA芯片包括:串行數(shù)據(jù)收發(fā)模塊、存儲(chǔ)器、插碼模塊、BLVDS數(shù)據(jù)收發(fā)模塊、減碼模塊； 所述串行數(shù)據(jù)收發(fā)模塊用于向CPU芯片、存儲(chǔ)器收發(fā)數(shù)據(jù)，向插碼模塊發(fā)送CPU發(fā)送數(shù)據(jù)結(jié)束信號(hào)； 所述存儲(chǔ)器用于存儲(chǔ)收發(fā)數(shù)據(jù)； 所述插碼模塊用于向BLVDS總線發(fā)送的每八位數(shù)據(jù)中第3位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第3位數(shù)據(jù)相反；第6位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第6位相反；第8位之后插入一位數(shù)據(jù)，數(shù)據(jù)的值與第8位相反； 所述BLVDS數(shù)據(jù)收發(fā)模塊用于向BLVDS總線收發(fā)數(shù)據(jù)； 所述減碼模塊用于從BLVDS總線接收的每十一位數(shù)據(jù)中，檢測(cè)第3位與第4位，第7位與第8位，第10位和第11位，兩兩數(shù)據(jù)均相反，則除去第4位，第8位，第11位的數(shù)據(jù)； 所述CPU芯片與串行數(shù)據(jù)收發(fā)模塊一端相連接，串行數(shù)據(jù)收發(fā)模塊另二端分別與存儲(chǔ)器、插碼模塊相連接；存儲(chǔ)器另一端與BLVDS數(shù)據(jù)收發(fā)模塊相連接；插碼模塊、BLVDS數(shù)據(jù)收發(fā)模塊、減碼模塊并聯(lián)后與BLVDS總線相連接。2.根據(jù)權(quán)利要求1所述的一種解決BLVDS總線直流平衡問(wèn)題的裝置，其特征在于:所述CPU芯片設(shè)置為AM3352。3.根據(jù)權(quán)利要求1所述的一種解決BLVDS總線直流平衡問(wèn)題的裝置，其特征在于:所述存儲(chǔ)器設(shè)置為FIFO存儲(chǔ)器。
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種解決BLVDS總線直流平衡問(wèn)題的裝置，CPU芯片、FPGA芯片、BLVDS總線，所述FPGA芯片包括：串行數(shù)據(jù)收發(fā)模塊、存儲(chǔ)器、插碼模塊、BLVDS數(shù)據(jù)收發(fā)模塊、減碼模塊；所述CPU芯片與串行數(shù)據(jù)收發(fā)模塊一端相連接，串行數(shù)據(jù)收發(fā)模塊另二端分別與存儲(chǔ)器、插碼模塊相連接；存儲(chǔ)器另一端與BLVDS數(shù)據(jù)收發(fā)模塊相連接；插碼模塊、BLVDS數(shù)據(jù)收發(fā)模塊、減碼模塊并聯(lián)后與BLVDS總線相連接。本實(shí)用新型提供的一種解決BLVDS總線直流平衡問(wèn)題的裝置，利用FPGA芯片對(duì)串行數(shù)據(jù)進(jìn)行實(shí)時(shí)處理，效率高，不需要CPU做任何改動(dòng)。可擴(kuò)展性強(qiáng)，一片F(xiàn)PGA可以擴(kuò)展多條BLVDS總線，節(jié)省資源。
【IPC分類(lèi)】G06F13/40
【公開(kāi)號(hào)】CN204667392
【申請(qǐng)?zhí)枴緾N201520309771
【發(fā)明人】李偉, 黃作兵, 樂(lè)凌志, 黃蕾, 趙永
【申請(qǐng)人】南京國(guó)電南自美卓控制系統(tǒng)有限公司
【公開(kāi)日】2015年9月23日
【申請(qǐng)日】2015年5月14日