一種哈佛結(jié)構(gòu)總線與復(fù)用總線的接口轉(zhuǎn)換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種哈佛結(jié)構(gòu)總線與復(fù)用總線的接口轉(zhuǎn)換電路，用于基于哈佛結(jié)構(gòu)的DSP處理器與采用復(fù)用總線的數(shù)字器件進行數(shù)據(jù)交互傳輸，屬于電通信技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]主流DSP處理器多采用哈佛結(jié)構(gòu)，其外部并行數(shù)據(jù)接口采用地址總線、數(shù)據(jù)總線獨立的接口。一類引腳數(shù)量受限制的數(shù)字器件采用了復(fù)用總線接口，即地址和數(shù)據(jù)信號在一條總線上分時傳輸，如CAN總線接口芯片、時鐘管理芯片等。在設(shè)計基于DSP處理器的嵌入式系統(tǒng)時，很多時候需要與復(fù)用總線的數(shù)字器件進行數(shù)據(jù)交互、寄存器配置等工作。
[0003]現(xiàn)有的DSP與復(fù)用總線接口的方法主要分兩種，一種是采用DSP的GP10(通用輸入輸出)與復(fù)用總線直接接口，在DSP軟件中操作GP10模擬復(fù)用總線的讀寫時序，實現(xiàn)數(shù)據(jù)交互；第二種是采用DSP的數(shù)據(jù)總線與復(fù)用總線直接相連，采用DSP的地址總線通過可編程邏輯器件產(chǎn)生復(fù)用總線器件的片選信號，在DSP軟件中先向數(shù)據(jù)總線寫復(fù)用總線的地址、再對復(fù)用總線進行讀、寫數(shù)據(jù)，完成數(shù)據(jù)交互。
[0004]現(xiàn)有技術(shù)存在的缺點是:DSP處理器提供了在線仿真功能，可以通過編譯軟件實時查看DSP內(nèi)部存儲器和與DSP并行接口的外部數(shù)字器件的內(nèi)部數(shù)據(jù)和寄存器情況，但實時查看功能是基于地址、數(shù)據(jù)獨立總線的，對于復(fù)用總線器件采用上述兩種方式均不能進行實時查看；另外DSP要完成一次數(shù)據(jù)讀寫，需要在軟件中使用多條語句來模擬復(fù)用總線時序，提高了數(shù)據(jù)傳輸時間，降低了實時性，軟件代碼更加復(fù)雜繁瑣。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的技術(shù)解決問題是:克服現(xiàn)有技術(shù)的不足，提供了一種哈佛結(jié)構(gòu)總線與復(fù)用總線的接口轉(zhuǎn)換電路，采用硬件電路方式，使兩種總線接口時序直接匹配。
[0006]本發(fā)明的技術(shù)解決方案是:
[0007]—種哈佛結(jié)構(gòu)總線與復(fù)用總線的接口轉(zhuǎn)換電路，其特征在于包括:包括第一緩沖器BF1、第二緩沖器BF2、第一與門AG1、第二與門AG2、第三與門AG3、第四與門AG4、第五與門AG5、第一非門NG1、第二非門NG2、第三非門NG3、第四非門NG4、第一或門0G1、第二或門0G2、第一三態(tài)緩沖器TSB1、第二三態(tài)緩沖器TSB2、第三三態(tài)緩沖器TSB3、第四三態(tài)緩沖器TSB4和數(shù)據(jù)選擇器MUX ;
[0008]DSP的讀信號cpu_rd輸入到第一緩沖器BF1的輸入端，第一緩沖器BF1的輸出端作為復(fù)用總線的讀信號can_rd輸出；第一緩沖器BF1的輸入端還與第一與門AG1的一個輸入端連接在一起；
[0009]DSP的寫信號cpu_we輸入到第二緩沖器BF2的輸入端，第二緩沖器BF2的輸出端作為復(fù)用總線的寫信號can_wr輸出；第二緩沖器BF2的輸入端還與第一與門AG1的另一個輸入端連接在一起；
[0010]第一與門AG1的輸出信號作為復(fù)用總線的片選信號can_cs并輸出，同時，第一與門AG1的輸出信號還作為第二與門AG2的一個輸入信號；
[0011]DSP外部存儲空間的片選信號cpu_ce通過第一非門NG1反向后與第二與門AG2的另一個輸入端連接在一起，第二與門AG2的輸出信號連接數(shù)據(jù)選擇器MUX的數(shù)據(jù)選擇端，同時，第二與門AG2的輸出信號還作為復(fù)用總線的地址鎖存信號can_ale輸出，第二與門AG2的輸出信號通過第二非門NG2反向后連接到第三與門AG3的一個輸入端；
[0012]DSP的地址總線cpu_addr連接到數(shù)據(jù)選擇器MUX的一個輸入端，DSP的數(shù)據(jù)總線cpu_data通過第一三態(tài)緩沖器TSB1連接到數(shù)據(jù)選擇器MUX的另一個輸入端，數(shù)據(jù)選擇器MUX的輸出信號通過第三三態(tài)緩沖器TSB3之后連接復(fù)用總線can_data ;
[0013]復(fù)用總線can_data依次通過第四三態(tài)緩沖器TSB4和第二三態(tài)緩沖器TSB2連接到DSP的數(shù)據(jù)總線cpu_data ；
[0014]第一或門0G1的兩個輸入端分別連接DSP外部存儲空間的片選信號cpu_ce和DSP的輸出使能信號cpu_aoe，第一或門0G1的輸出端連接到第一三態(tài)緩沖器TSB1的使能端，同時，第一或門0G1的輸出端還通過第三非門NG3連接到第二三態(tài)緩沖器TSB2的使能端，
[0015]第三非門NG3的輸出端同時連接到第三與門AG3的一個輸入端和第四與門AG4的一個輸入端，第三與門AG3的輸出端連接到第四三態(tài)緩沖器TSB4的使能端；
[0016]第二與門AG2的輸出信號作為第四與門AG4的一個輸入信號，第四與門AG4的輸出端連接到第二或門0G2的一個輸入端；
[0017]DSP的輸出使能信號cpu_a0e連接到第五與門AG5的一個輸入端，DSP外部存儲空間的片選信號cpu_Ce通過第四非門NG4之后連接到第五與門AG5的另一個輸入端，第五與門AG5的輸出端連接到第二或門0G2的另一個輸入端；第二或門0G2的輸出端連接到第三三態(tài)緩沖器TSB3的使能端。
[0018]本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是:
[0019]本發(fā)明接口轉(zhuǎn)換電路，能夠使基于哈佛結(jié)構(gòu)的DSP以尋址的方式在一個讀寫周期內(nèi)完成對復(fù)用總線數(shù)字器件的數(shù)據(jù)存取，達到提高軟件實時性、降低代碼復(fù)雜度，實現(xiàn)在仿真環(huán)境下實時查看復(fù)用總線數(shù)字器件存儲器數(shù)據(jù)目的。
【附圖說明】
[0020]圖1為本發(fā)明的電路原理示意圖；
[0021]圖2為DSP讀復(fù)用總線測試圖；
[0022]圖3為DSP寫復(fù)用總線測試圖。
【具體實施方式】
[0023]本實用新型涉及一種哈佛結(jié)構(gòu)總線(地址總線與數(shù)據(jù)總線相互獨立)與復(fù)用總線(地址總線與數(shù)據(jù)總線分時復(fù)用)的接口轉(zhuǎn)換電路，用于基于哈佛結(jié)構(gòu)的DSP處理器與采用復(fù)用總線的數(shù)字器件進行數(shù)據(jù)交互傳輸。
[0024]如圖1所示，本實用新型提供了一種哈佛結(jié)構(gòu)總線與復(fù)用總線的接口轉(zhuǎn)換電路，包括:第一緩沖器BF1、第二緩沖器BF2、第一與門AG1、第二與門AG2、第三與門AG3、第四與門AG4、第五與門AG5、第一非門NG1、第二非門NG2、第三非門NG3、第四非門NG4、第一或門0G1、第二或門0G2、第一三態(tài)緩沖器TSB1、第二三態(tài)緩沖器TSB2、第三三態(tài)緩沖器TSB3、第四三態(tài)緩沖器TSB4和數(shù)據(jù)選擇器MUX ;
[0025]電路接口包括DSP外部存儲器接口和復(fù)用總線接口。
[0026]DSP的外部存儲器接口包括片選信號，輸出使能信號，讀信號，寫信號，地址總線信號和數(shù)據(jù)總線信號；
[0027]cpu_a0e為DSP的輸出使能信號，DSP讀操作時為低電平，寫操作時為高電平，從DSP讀寫的建立階段有效；
[0028]cpu_data為DSP的數(shù)據(jù)總線；
[0029]cpu_addr為DSP的地址總線；
[0030]cpu_ce為DSP外部存儲空間的片選信號，DSP讀寫時為低電平，從DSP讀寫的建立階段有效；
[0031]cpu_rd為DSP的讀信號，DSP讀作時為低電平，從DSP讀寫的激活階段有效(與cpu_aoe信號的區(qū)別)；
[0032]cpu_we為DSP的寫信號，DSP寫操作時為低電平，從DSP讀寫的激活階段有效；
[0033]復(fù)用總線接口包括片選信號，地址鎖存信號，讀信號，寫信號，地址、數(shù)據(jù)復(fù)用總線信號;
[0034]can_data為復(fù)用總線；
[0035]can_ale為復(fù)用總線的地址鎖存信號；
[0036]can_cs為復(fù)用總線的片選信號；
[0037]can_rd為復(fù)用總線的讀信號；
[0038]can_wr為復(fù)用總線的寫信號。
[0039]DSP的讀信號cpu_rd輸入到第一緩沖器BF1的輸入端，第一緩沖器BF1的輸出端作為復(fù)用總線的讀信號can_rd輸出；第一緩沖器BF1的輸入端還與第一與門AG1的一個輸入端連接在一起；
[0040]DSP的寫信號cpu_we輸入到第二緩沖器BF2的輸入端，第二緩沖器BF2的輸出端作為復(fù)用總線的寫信號can_wr輸出；第二緩沖器BF2的輸入端還與第一與門AG1的另一個輸入端連接在一起；
[0041]第一與門AG1的輸出信號作為復(fù)用總線的片選信號can_cs并輸出，即在DSP讀或?qū)懖僮鲿r選通復(fù)用總線接口，同時，第一與門AG1的輸出信號還作為第二與門AG2的一個輸入信號；
[0042]DSP外部存儲空間的片選信號cpu_ce通過第一非門NG1反向后與第二與門AG2的另一個輸入端連接在一起，第二與門AG2的輸出信號連接數(shù)據(jù)選擇器MUX的數(shù)據(jù)選擇端，同時，第二與門AG2的輸出信號還作為復(fù)用總線的地址鎖存信號can_ale輸出，即在DSP讀寫的建立階段鎖存地址，在激活階段鎖存數(shù)據(jù)，第二與門AG2的輸出信號通過第二非門NG2反向后連接到第三與門AG3的一個輸入端；
[0043]DSP的地址總線cpu_addr連接到數(shù)據(jù)選擇器MUX的一個輸入端，DSP的數(shù)據(jù)總線cpu_data通過第一三態(tài)緩沖器TSB1連接到數(shù)據(jù)選擇器MUX的另一個輸入端，數(shù)據(jù)選擇器MUX的輸出信號通過第三三態(tài)緩沖器TSB3之后連接復(fù)用總線can_data ;
[0044]復(fù)用總線can_data依次通過第四三態(tài)緩沖器TSB4和第二三態(tài)緩沖器TSB2連接到DSP的數(shù)據(jù)總線cpu_data ；
[0045]第一或門0G1的兩個輸入端分別連接DSP外部存儲空間的片選信號cpu_ce和DSP的輸出使能信號cpu_aoe，第一或門0G1的輸出端連接到第一三態(tài)緩沖器TSB1的使能端，同時，第一或門0G1的輸出端還通過第三非門NG3連接到第二三態(tài)緩沖器TSB2的使能端，
[0046]第三非門NG3的輸出端同時連接到第三與門AG3的一個輸入端和第四與門AG4的一個輸入端，第三與門AG3的輸出端連接到第四三態(tài)緩沖器TSB4的使能端；
[0047]第二與門AG2的輸出信號作為第四與門AG4的一個輸入信號，第四與門AG4的輸出端連接到第二或門0G2的一個輸入端；
[0048]DSP的輸出使能信號cpu_aoe連接到第五與門AG5的一個輸入端，DSP外部存