，根據(jù)所述緩沖器203的接口個數(shù)設置所述緩沖器203的個數(shù)。例如，當所述緩沖器203的接口個數(shù)為四個時，則需要兩個所述緩沖器203，當所述緩沖器203的接口個數(shù)為八個或者更多時，則僅需要一個所述緩沖器203即可，同樣，當所述緩沖器202的接口個數(shù)為兩個時，則需要四個所述緩沖器203。
[0030]在本實施例中，所述緩沖器203為一芯片，具體的，以SN74ALVC125PW芯片為例來說明所述該FPGA配置端口的保護電路的原理。具體如下:
[0031]所述FPGA芯片204和配置芯片之間通過一串行數(shù)據(jù)接口來實現(xiàn)數(shù)據(jù)的讀寫，所述串行數(shù)據(jù)接口包括DCLK、DATA、nCSO和ASDI四根線。在所述FPGA芯片204的正常工作狀態(tài)下，配置數(shù)據(jù)是存儲在SRAM單元中，而SRAM在掉電后，所述SRAM中的數(shù)據(jù)會被清除，所以在每次上電時，所述FPGA芯片204都需要從所述配置器中讀取數(shù)據(jù)，在數(shù)據(jù)讀取完畢后，所述FPGA芯片204才能后完成初始化，進入用戶模式，開始正常工作，其初始化流程如圖3所示。
[0032]在圖3中，當nCONFIG為低電平時，所述FPGA芯片處在復位狀態(tài)，所有的1(即User I/Os)均為高阻信號，當nCONFIG變到高電平時，所述FPGA芯片開始退出復位狀態(tài)，釋放nSTATUS信號，使nSTATUS在上拉電阻的作用下變?yōu)楦唠娖剑攏STATUS變?yōu)楦唠娖綍r，所述FPGA芯片正式進入配置狀態(tài)，開始從所述配置芯片中讀取配置數(shù)據(jù)，數(shù)據(jù)讀取完畢后C0NF_D0NE變?yōu)楦唠娖?，所述FPGA芯片進入初始化狀態(tài)，當完成一系列初始化過程后所述FPGA芯片進入用戶模式，正常工作。
[0033]在本實施例中，所述FPGA芯片有八個接口，而所述SN74ALVC125PW芯片只有四個接口，因此，需要兩個所述SN74ALVC125PW芯片與FPGA芯片連接。
[0034]當通過所述第一下載電纜進行配置數(shù)據(jù)的下載時，PC作為主設備對配置芯片進行寫操作，此時所述計算機將nCONFIG信號拉為低電平，使所述FPGA芯片的所有10接口均為高阻狀態(tài)，防止了所述FPGA芯片的串行數(shù)據(jù)端口對配置數(shù)據(jù)的下載造成干擾，利用所述SN74ALVC125PW芯片的特性，使所述SN74ALVC125PW芯片的輸出處于高阻狀態(tài)，從而使得所述FPGA芯片與其連接的接口處于高阻狀態(tài)，以保證所述計算機作為主設備對配置數(shù)據(jù)的正常下載。
[0035]當所述FPGA芯片上電讀取配置數(shù)據(jù)時，此時所述FPGA芯片作為主設備對所述配置芯片進行讀操作，所述FPGA芯片在DCLK上升沿鎖存DATAO引腳上的數(shù)據(jù)。成功接收到所有數(shù)據(jù)后，釋放C0NF_D0NE引腳，并被外部電阻拉高，表示配置結束。由圖3可知，所述FPGA芯片上電后進入復位狀態(tài)，nCONFIG被置為低電平，使所述FPGA芯片進入復位狀態(tài)，nCONFIG由低到高的電位跳變啟動配置過程，所述FPGA芯片得整個配置包括三個階段:復位、配置和初始化。當nCONFIG為高電平，nSTATUS為低電平時，器件脫離復位狀態(tài)，并且釋放漏極開路的nSTATUS管腳，在nSTATUS釋放后，被外部電阻拉高，這時nSTATUS和nCONFIG同時為高電平，所述FPGA芯片準備接收配置數(shù)據(jù)，配置階段開始。在配置過程中，一旦出現(xiàn)錯誤，所述FPGA芯片將nSTATUS拉低。系統(tǒng)可以實時監(jiān)測，當識別到這個信號后，重新啟動配置過程。nCONFIG由高變低，再變高可以重新進行配置。一旦nCONFIG被置低，nSTATUS和C0NF_D0NE也將被所述FPGA芯片置低。當nSTATUS和nCONFIG同時為高電平時，配置開始。
[0036]綜上，在本實用新型實施例提供的FPGA配置端口的保護電路中，在配置器和FPGA之間設置了至少一個緩沖器，使得所述FPGA芯片的配置端口避免裸露在空氣中，避免了靜電釋放問題。同時，也使得所述配置器和FPGA芯片之間避免直接連接，也避免了大電流對所述FPGA芯片的配置端口所造成的過沖現(xiàn)象。
[0037]上述僅為本實用新型的優(yōu)選實施例而已，并不對本實用新型起到任何限制作用。任何所屬技術領域的技術人員，在不脫離本實用新型的技術方案的范圍內，對本實用新型揭露的技術方案和技術內容做任何形式的等同替換或修改等變動，均屬未脫離本實用新型的技術方案的內容，仍屬于本實用新型的保護范圍之內。
【主權項】
1.一種FPGA配置端口的保護電路，其特征在于，包括配置器以及至少一個緩沖器，所述配置器通過所述緩沖器與一 FPGA芯片連接。2.根據(jù)權利要求1所述的FPGA配置端口的保護電路，其特征在于，所述配置器為一存儲器。3.根據(jù)權利要求1所述的FPGA配置端口的保護電路，其特征在于，所述緩沖器的個數(shù)根據(jù)所述緩沖器的接口的個數(shù)設置。4.根據(jù)權利要求3所述的FPGA配置端口的保護電路，其特征在于，所述緩沖器的數(shù)量為兩個，每個緩沖器具有四個數(shù)據(jù)接口。5.根據(jù)權利要求3所述的FPGA配置端口的保護電路，其特征在于，所述緩沖器的數(shù)量為一個，每個緩沖器具有至少八個數(shù)據(jù)接口。6.根據(jù)權利要求1所述的FPGA配置端口的保護電路，其特征在于，所述配置器的一端與所述緩沖器連接，所述配置器的另一端與一計算機連接。7.根據(jù)權利要求6所述的FPGA配置端口的保護電路，其特征在于，所述配置器的另一端通過一第一下載電纜與所述計算機連接。8.根據(jù)權利要求7所述的FPGA配置端口的保護電路，其特征在于，所述第一下載電纜具有十針接口。9.根據(jù)權利要求6所述的FPGA配置端口的保護電路，其特征在于，所述配置器的一端通過一導線與所述緩沖器連接。
【專利摘要】本實用新型提供了一種FPGA配置端口的保護電路，包括：一配置器，所述配置器通過至少一個緩沖器與一FPGA芯片連接。在配置器和FPGA之間設置了至少一個緩沖器，使得所述FPGA芯片的配置端口避免裸露在空氣中，避免了靜電釋放問題。同時，也使得所述配置器和FPGA芯片之間避免直接連接，也避免了大電流對所述FPGA芯片的配置端口所造成的過沖現(xiàn)象。
【IPC分類】G06F21/76
【公開號】CN205068409
【申請?zhí)枴緾N201520856399
【發(fā)明人】姜泮勛, 姜志祥
【申請人】豪威科技(上海)有限公司
【公開日】2016年3月2日
【申請日】2015年10月30日