基于可編程芯片的電路板的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種電路板，尤其涉及一種基于可編程芯片的電路板。
【背景技術(shù)】
[0002]現(xiàn)有很多電子產(chǎn)品通常由一個或者多個CPU，一個或者多個功能芯片和一個FPGA芯片組成，這些器件都焊接在電路板上，構(gòu)成一個系統(tǒng)板。某些功能芯片會連接一個小的存儲芯片，用于對相應(yīng)的功能芯片進行初始化配置，存儲芯片可以是EEPROM芯片或者Flash芯片，如圖1所示。在板卡上電后，這些芯片首先需要從存儲芯片內(nèi)讀取某些信息，用來對這些芯片進行功能上的配置與管理。這些存儲器芯片都是通過燒寫器把事編好程序燒寫進去，然后焊接到系統(tǒng)板卡上面。這樣就會造成如果配置內(nèi)容需要改動，就會遇到很大的麻煩，需要把存儲芯片從板卡上面再焊下來，再次放到燒寫器上燒程序，最后再次焊回到板卡上。在模塊的設(shè)計初期，往往需要對功能芯片的某些功能進行反復(fù)不同配置，以找出芯片的最佳工作狀態(tài)。這樣就需要對其對應(yīng)的存儲芯片多次拆卸、重新燒錄然后焊接。
[0003]此外，現(xiàn)有的高性能的處理器或復(fù)雜的功能芯片需有一些初始化1管腳，通過電阻對其進行上下拉配置，可對相應(yīng)芯片進行初始化配置。在板卡上電后，這些芯片在復(fù)位時刻首先需要根據(jù)初始化1管腳的配置情況，對這自身進行功能上的配置與管理。這些初始化1管腳通常外接1K Ω或4.7K Ω電阻的一端，電阻的另一端連接地或者連接電源。如果初始化1管腳通過電阻接地，該管腳被設(shè)置這邏輯O，如果初始化1管腳通過電阻接電源，該管腳被設(shè)置這邏輯I。這樣通過外接電阻可以使芯片配置在要求的工作狀態(tài)。如圖2中芯片有三個初始化1管腳，共外接6個配置電阻。電阻Rl和電阻R2分別是初始化1管腳I的上下拉配置電阻。電阻R3和電阻R4分別是初始化1管腳2的上下拉配置電阻。電阻R5和電阻R6分別是初始化1管腳3的上下拉配置電阻。當電阻Rl、電阻R3、電阻R5焊上，電阻R2、電阻R4、電阻R6不焊時三個個初始化1管腳分別被配為I，I，I。這時如果需要把配改為O，O，O，則需要把電阻Rl、電阻R3、電阻R5分別拆卸下來，再分別把電阻R2、電阻R4、電阻R6焊接上去。
[0004]然而在模塊的設(shè)計初期，往往需要對芯片的某些功能進行反復(fù)不同配置，以找出芯片的最佳工作狀態(tài)。這樣就需要對初始化1管腳外接的配置電阻多次拆卸、焊接。這樣對于存儲芯片與電子產(chǎn)品以及燒寫器都會帶來影響。不僅浪費了時間、精力，還浪費了人力、財力，而且很容易把存儲芯片、燒寫器甚至板卡弄壞，造成不必要的損失。因此，有必要提供一種基于可編程芯片的電路板。
【實用新型內(nèi)容】
[0005]本實用新型所要解決的技術(shù)問題是提供一種基于可編程芯片的電路板，能夠簡化板卡設(shè)計布局，便于板卡調(diào)試和維護，提高產(chǎn)品的成品率并降低生產(chǎn)成本。
[0006]本實用新型為解決上述技術(shù)問題而采用的技術(shù)方案是提供一種基于可編程芯片的電路板，包括主控CHJ芯片、集成電路功能芯片和存儲芯片，所述主控CPU芯片和集成電路功能芯片通過內(nèi)部數(shù)據(jù)總線相連，其中，所述集成電路功能芯片通過地址配置總線分別和可編程芯片的輸出I/O端口以及存儲芯片相連存取配置信息，所述可編程芯片配置的輸出I/O端口和集成電路功能芯片的初始化管腳一一配對相連且每對相連管腳的電氣特性保持一 Sc ο
[0007]上述的基于可編程芯片的電路板，其中，所述集成電路功能芯片的數(shù)目為多個，所述多個集成電路功能芯片和同一可編程芯片的輸出I/o端口相連，所述可編程芯片的輸出I/o端口的初始狀態(tài)為高阻狀態(tài)。
[0008]上述的基于可編程芯片的電路板，其中，所述集成電路功能芯片和可編程芯片的輸出I /0端口之間設(shè)有電壓轉(zhuǎn)換芯片。
[0009]上述的基于可編程芯片的電路板，其中，所述可編程芯片為FPGA芯片或CPLD芯片，所述存儲芯片為EEPROM芯片或Flash芯片，所述集成電路功能芯片為CPS1848交換芯片，所述FPGA芯片通過11C總線連接EEPROM芯片和CPS1848交換芯片。
[0010]本實用新型對比現(xiàn)有技術(shù)有如下的有益效果:本實用新型提供的基于可編程芯片的電路板，通過可編程芯片實現(xiàn)芯片配置總線與本地總線的橋接功能，以及對功能芯片的上電配置與管理，達到替換掉原來的上下拉電阻目的，從而簡化板卡設(shè)計布局，便于板卡調(diào)試和維護，提高產(chǎn)品的成品率并降低生產(chǎn)成本。
【附圖說明】
[0011]圖1為現(xiàn)有基于存儲芯片的電路板電路方框示意圖；
[0012]圖2為現(xiàn)有采用上下拉電阻的CPU芯片/集成電路功能芯片的初始連接示意圖；
[0013]圖3為本實用新型基于可編程芯片的電路板電路方框示意圖；
[0014]圖4為本實用新型的可編程芯片與CPU芯片/集成電路功能芯片的初始連接示意圖；
[0015]圖5為本實用新型的工程驗證實施例的電路方框示意圖。
[0016]圖中:
[0017]I主控CPU芯片2集成電路功能芯片3可編程芯片
[0018]4電路板5存儲芯片
【具體實施方式】
[0019]下面結(jié)合附圖和實施例對本實用新型作進一步的描述。
[0020]圖3為本實用新型基于可編程芯片的電路板電路方框示意圖。
[0021]請參見圖3，本實用新型提供的基于可編程芯片的電路板，電路板上包括主控CPU芯片1、集成電路功能芯片2和存儲芯片5，所述主控CPU芯片I和集成電路功能芯片2通過內(nèi)部數(shù)據(jù)總線相連，其中，所述集成電路功能芯片2通過地址配置總線分別和可編程芯片3的輸出I/O端口以及存儲芯片5相連存取配置信息，所述可編程芯片3配置的輸出I/O端口和集成電路功能芯片2的初始化管腳一一配對相連且每對相連管腳的電氣特性保持一致。
[0022]本實用新型提供的基于可編程芯片的電路板，其中，所述集成電路功能芯片2的數(shù)目為多個，所述多個集成電路功能芯片2和同一可編程芯片3的輸出I/O端口相連，所述可編程芯片3的輸出I/O端口的初始狀態(tài)為高阻狀態(tài)。所述集成電路功能芯片2和可編程芯片3的輸出I/O端□之間設(shè)有電壓轉(zhuǎn)換芯片。所述可編程芯片3為FPGA芯片或CPLD芯片，所述存儲芯片5為EEPROM芯片或Flash芯片。
[0023]本實用新型提供的基于可編程芯片的電路板，功能芯片和存儲芯片間的芯片地址配置總線連接到FPGA的1管腳。CPU芯片和FPGA通過CPU自帶的本地總線互聯(lián)。FPGA的1管腳的電氣特性要和對應(yīng)芯片的相應(yīng)管腳電氣特性一致，如果不一致可以通過某些轉(zhuǎn)換芯片轉(zhuǎn)換成一致的。不同的功能芯片所支持的芯片配置總線協(xié)議有所不同，有SPI協(xié)議，IIC協(xié)議，以及其它一些串行協(xié)議、并行協(xié)議，利用FPGA內(nèi)部的可編程特性在FPGA里面實現(xiàn)若干橋接模塊，比如本地總線轉(zhuǎn)IIC、本地總線轉(zhuǎn)SPI等等。這樣用戶可以通過CPU芯片方便的更新存儲芯片的存儲內(nèi)容。由于功能芯片在上電初始化時需通過芯片配置總線讀