一種基于cpu的處理控制電路的制作方法
【專利摘要】本實(shí)用新型實(shí)施例提供了一種基于CPU的處理控制電路，包括處理模塊、CPU和多個(gè)內(nèi)存顆粒，所述處理模塊直接對(duì)多個(gè)所述內(nèi)存顆粒進(jìn)行相位調(diào)整及阻抗動(dòng)態(tài)調(diào)整，即處理模塊代替CPU對(duì)多個(gè)內(nèi)存顆粒進(jìn)行了優(yōu)化，減輕了CPU的負(fù)載，提高了CPU的效率，從而解決了CPU需要針對(duì)每一個(gè)內(nèi)存顆粒進(jìn)行優(yōu)化，導(dǎo)致CPU的負(fù)載增加及降低了CPU的效率的問題。
【專利說明】
一種基于CPU的處理控制電路
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及控制電路，特別是涉及一種基于CPU的處理控制電路?！颈尘凹夹g(shù)】
[0002]目前，國(guó)產(chǎn)CPU(中央處理器)的信號(hào)是直接連接到多個(gè)內(nèi)存顆粒上的，由于每個(gè)內(nèi)存顆粒之間都有一定的間隔，導(dǎo)致信號(hào)線的長(zhǎng)度各不一樣，其中位于最遠(yuǎn)端的信號(hào)線長(zhǎng)度最長(zhǎng)，信號(hào)最弱；同時(shí)存在著相位差，信號(hào)失真等問題，因此導(dǎo)致傳輸?shù)臄?shù)據(jù)判別錯(cuò)誤，特別是工作在較高的頻率上，問題更加嚴(yán)重，從而大大降低了效率。
[0003]然而，CPU通過timing來進(jìn)行參數(shù)調(diào)整并優(yōu)化一部分信號(hào)，CPU需要針對(duì)每一個(gè)內(nèi)存顆粒進(jìn)行優(yōu)化，導(dǎo)致CPU的負(fù)載增加及降低了 CPU的效率?！緦?shí)用新型內(nèi)容】
[0004]本實(shí)用新型目的在于提供一種基于CPU的處理控制電路，旨在解決CPU需要針對(duì)每一個(gè)內(nèi)存顆粒進(jìn)行優(yōu)化，導(dǎo)致CHJ的負(fù)載增加及降低了 CPU的效率的問題。
[0005]本實(shí)用新型提供了一種基于CPU的處理控制電路，包括:
[0006]CPU和多個(gè)內(nèi)存顆粒；
[0007]同時(shí)與所述CPU和多個(gè)內(nèi)存顆粒相連接，直接對(duì)多個(gè)所述內(nèi)存顆粒進(jìn)行相位調(diào)整及阻抗動(dòng)態(tài)調(diào)整的處理模塊。
[0008]上述結(jié)構(gòu)中，所述處理模塊包括一處理芯片U1，所述處理芯片U1包括:
[0009]通信端Rec、電源端Bat-VCC和多路控制單元，每路所述控制單元與每個(gè)內(nèi)存顆粒 ——對(duì)應(yīng)連接，每路所述控制單元都包括選擇端QBA、時(shí)鐘端QCL0CK、使能端QACKE和控制端 QACAS；[〇〇1〇]所述通信端Rec接所述CPU，每路所述控制單元的選擇端QBA、時(shí)鐘端QCL0CK、使能端QACKE和控制端QACAS分別接對(duì)應(yīng)的所述內(nèi)存顆粒。
[0011]上述結(jié)構(gòu)中，所述CPU包括一控制芯片U3,所述控制芯片U3包括:
[0012]控制端 Ctrl;
[0013]所述控制端Ctrl接所述處理芯片U1的通信端Rec。
[0014]上述結(jié)構(gòu)中，每個(gè)所述內(nèi)存顆粒都包括一內(nèi)存芯片，每個(gè)所述內(nèi)存芯片都包括:
[0015]選擇信號(hào)端M-BA、時(shí)鐘信號(hào)端M-CLK、使能信號(hào)端M-CKE和控制信號(hào)端M-CAS;
[0016]每個(gè)所述內(nèi)存芯片的選擇信號(hào)端M-BA、時(shí)鐘信號(hào)端M-CLK、使能信號(hào)端M-CKE和控制信號(hào)端M-CAS分別接對(duì)應(yīng)的所述控制單元的選擇端QBA、時(shí)鐘端QCL0CK、使能端QACKE和控制端QACAS。
[0017]上述結(jié)構(gòu)中，所述處理控制電路還包括:
[0018]與處理模塊相連接，對(duì)整個(gè)處理控制電路進(jìn)行供電的電源模塊。
[0019]上述結(jié)構(gòu)中，所述電源模塊包括:
[0020]直流電源VCC;
[0021] 所述直流電源VCC接所述處理芯片U1的電源端Bat-VCC。[〇〇22]本實(shí)用新型實(shí)施例提供了一種基于CPU的處理控制電路，包括處理模塊、CPU和多個(gè)內(nèi)存顆粒，所述處理模塊直接對(duì)多個(gè)所述內(nèi)存顆粒進(jìn)行相位調(diào)整及阻抗動(dòng)態(tài)調(diào)整，即處理模塊代替CPU對(duì)多個(gè)內(nèi)存顆粒進(jìn)行了優(yōu)化，減輕了CPU的負(fù)載，提高了 CPU的效率，從而解決了 CPU需要針對(duì)每一個(gè)內(nèi)存顆粒進(jìn)行優(yōu)化，導(dǎo)致CPU的負(fù)載增加及降低了 CPU的效率的問題。【附圖說明】
[0023]圖1為本實(shí)用新型實(shí)施例一種基于CPU的處理控制電路的模塊結(jié)構(gòu)示意圖；
[0024]圖2為本實(shí)用新型實(shí)施例一種基于CPU的處理控制電路的電路連接結(jié)構(gòu)示意圖?！揪唧w實(shí)施方式】
[0025]為了使本實(shí)用新型要解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。[〇〇26]本實(shí)用新型實(shí)施例提供的一種基于CPU的處理控制電路，主要應(yīng)用于平板電腦、筆記本電腦和臺(tái)式計(jì)算機(jī)，其作用在于對(duì)內(nèi)存命令信號(hào)進(jìn)行緩沖優(yōu)化。[〇〇27]圖1示出了本實(shí)用新型實(shí)施例一種基于CPU的處理控制電路的模塊結(jié)構(gòu)，為了便于說明，僅示出了與本實(shí)用新型實(shí)施例相關(guān)的部分。[〇〇28]本實(shí)用新型實(shí)施例提供了一種基于CPU的處理控制電路，包括:
[0029] CPU103和多個(gè)內(nèi)存顆粒104;[〇〇3〇]同時(shí)與所述CPU103和多個(gè)內(nèi)存顆粒104相連接，直接對(duì)多個(gè)所述內(nèi)存顆粒104進(jìn)行相位調(diào)整及阻抗動(dòng)態(tài)調(diào)整的處理模塊101。
[0031]作為本實(shí)用新型一實(shí)施例，所述處理控制電路還包括:
[0032]與處理模塊101相連接，對(duì)整個(gè)處理控制電路進(jìn)行供電的電源模塊102。[〇〇33]作為本實(shí)用新型一實(shí)施例，所述處理模塊101對(duì)多個(gè)內(nèi)存顆粒104進(jìn)行相位調(diào)整， 是由于時(shí)鐘在傳輸過程中會(huì)發(fā)生相位偏移，導(dǎo)致在終端采集數(shù)據(jù)時(shí)，如果數(shù)據(jù)的質(zhì)量不夠好，會(huì)出現(xiàn)判決錯(cuò)誤的問題，因此通過處理模塊101對(duì)相位進(jìn)行相應(yīng)的調(diào)整，從而提高了判決的準(zhǔn)確性，以及提高了數(shù)據(jù)傳輸?shù)男省?br>[0034]作為本實(shí)用新型一實(shí)施例，所述處理模塊101對(duì)多個(gè)內(nèi)存顆粒104進(jìn)行阻抗動(dòng)態(tài)調(diào)整，由于計(jì)算機(jī)的主板DDR信號(hào)控制線的阻抗一般管控在50歐姆，但會(huì)遇到幾種無(wú)法避免的情況使阻抗突變，例如，PCB板的制作無(wú)法滿足50歐姆的要求，一般會(huì)有10 %的偏差;Layout 工程師在內(nèi)存和CPU Layout的時(shí)候，由于空間的問題，工程師會(huì)把線的寬度進(jìn)行調(diào)整，從而使阻抗也發(fā)生變化?，F(xiàn)在國(guó)產(chǎn)CPU還處于初步階段，工藝還不夠完善，CPU的內(nèi)部阻抗也無(wú)法完全控制在50歐姆，因此需要借助外部調(diào)整，而且每根內(nèi)存條上面的終端阻抗也不完全一樣，利用處理模塊101進(jìn)行動(dòng)態(tài)阻抗的調(diào)整，使得信號(hào)更加完整。[0〇35]當(dāng)然，處理模塊101也可以通過支持動(dòng)態(tài)timing調(diào)整來提高timing輸出的性能。 [〇〇36]圖2示出了本實(shí)用新型一實(shí)施例提供的一種基于CPU的處理控制電路的電路連接結(jié)構(gòu)，為了便于說明，僅示出了與本實(shí)用新型實(shí)施例相關(guān)的部分。
[0037]作為本實(shí)用新型一實(shí)施例，所述處理模塊101包括一處理芯片U1，所述處理芯片U1 包括:[〇〇38] 通信端Rec、電源端Bat-VCC和多路控制單元，每路所述控制單元與每個(gè)內(nèi)存顆粒 ——對(duì)應(yīng)連接，每路所述控制單元都包括選擇端QBA、時(shí)鐘端QCL0CK、使能端QACKE和控制端 QACAS；[〇〇39] 所述通信端Rec接所述CPU103,每路所述控制單元的選擇端QBA、時(shí)鐘端QCL0CK、使能端QACKE和控制端QACAS分別接對(duì)應(yīng)的所述內(nèi)存顆粒。在本實(shí)施例中，處理芯片U1采用了型號(hào)SSTE32882H2B的處理芯片，當(dāng)然，處理芯片的型號(hào)不做限定，只要能達(dá)到與本實(shí)施例處理芯片U1所述的功能作用亦可。
[0040]作為本實(shí)用新型一實(shí)施例，所述CPU103包括一控制芯片U3,所述控制芯片U3包括: [0041 ]控制端Ctrl;[〇〇42]所述控制端Ctrl接所述處理芯片U1的通信端Rec。在本實(shí)施例中，控制芯片U3采用了型號(hào)FT1500A的飛騰CPU芯片，當(dāng)然，控制芯片的型號(hào)不做限定，只要能達(dá)到與本實(shí)施例控制芯片U3所述的功能作用亦可。[〇〇43]作為本實(shí)用新型一實(shí)施例，每個(gè)所述內(nèi)存顆粒都包括一內(nèi)存芯片，以第一個(gè)內(nèi)存芯片U41為例，所述內(nèi)存芯片U41包括:
[0044] 選擇信號(hào)端M-BA1、時(shí)鐘信號(hào)端M-CLK1、使能信號(hào)端M-CKE1和控制信號(hào)端M-CAS1; [〇〇45] 所述選擇信號(hào)端M-BA1接所述處理芯片U1的選擇端QBA1，所述時(shí)鐘信號(hào)端M-CLK1 接所述處理芯片U1的時(shí)鐘端QCL0CK1，所述使能信號(hào)端M-CKE1接所述處理芯片U1的使能端 QACKE1，所述控制信號(hào)端M-CAS1接所述處理芯片U1的控制端QACAS1。在本實(shí)施例中，內(nèi)存芯片U41采用了型號(hào)K4T510830C的內(nèi)存芯片，當(dāng)然，內(nèi)存芯片的型號(hào)不做限定，只要能達(dá)到與本實(shí)施例內(nèi)存芯片U41所述的功能作用亦可。
[0046]作為本實(shí)用新型一實(shí)施例，所述電源模塊包括:[〇〇47] 直流電源VCC;[〇〇48] 所述直流電源VCC接所述處理芯片U1的電源端Bat-vcc。[〇〇49]本實(shí)用新型實(shí)施例提供的一種基于CPU的處理控制電路的工作原理為:
[0050]首先，開啟電源模塊，對(duì)所述處理控制電路供電，然后CPU與處理模塊進(jìn)行通信，并且處理模塊直接對(duì)多個(gè)內(nèi)存顆粒進(jìn)行相位調(diào)整及阻抗動(dòng)態(tài)調(diào)整，其中，處理模塊通過多個(gè)選擇端QBA、多個(gè)時(shí)鐘端QCL0CK、多個(gè)使能端QACKE和多個(gè)控制端QACAS分別接對(duì)應(yīng)的所述內(nèi)存顆粒，利用選擇端QBA對(duì)內(nèi)存顆粒進(jìn)行信號(hào)選擇，并利用時(shí)鐘端QCL0CK對(duì)內(nèi)存顆粒的時(shí)鐘信號(hào)進(jìn)行相位調(diào)整，以及利用使能端QACKE驅(qū)動(dòng)控制端QACAS對(duì)內(nèi)存顆粒進(jìn)行阻抗動(dòng)態(tài)調(diào)整，即處理模塊代替CPU對(duì)多個(gè)內(nèi)存顆粒進(jìn)行優(yōu)化，從而大大減輕了 CPU的負(fù)載，以及降低了 CPU的效率。
[0051]綜上所述，本實(shí)用新型實(shí)施例提供了一種基于CHJ的處理控制電路，包括處理模塊、CPU和多個(gè)內(nèi)存顆粒，所述處理模塊直接對(duì)多個(gè)所述內(nèi)存顆粒進(jìn)行相位調(diào)整及阻抗動(dòng)態(tài)調(diào)整，即處理模塊代替CPU對(duì)多個(gè)內(nèi)存顆粒進(jìn)行了優(yōu)化，減輕了 CPU的負(fù)載，提高了 CPU的效率，從而解決了 CPU需要針對(duì)每一個(gè)內(nèi)存顆粒進(jìn)行優(yōu)化，導(dǎo)致CPU的負(fù)載增加及降低了 CPU的效率的問題。本實(shí)用新型實(shí)施例實(shí)現(xiàn)簡(jiǎn)單，不需要增加額外的硬件，可有效降低成本，具有較強(qiáng)的易用性和實(shí)用性。
[0052]以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于CPU的處理控制電路，其特征在于，所述處理控制電路包括:CRJ和多個(gè)內(nèi)存顆粒；同時(shí)與所述CPU和多個(gè)內(nèi)存顆粒相連接，直接對(duì)多個(gè)所述內(nèi)存顆粒進(jìn)行相位調(diào)整及阻 抗動(dòng)態(tài)調(diào)整的處理模塊。2.如權(quán)利要求1所述的基于CPU的處理控制電路，其特征在于，所述處理模塊包括一處 理芯片(U1)，所述處理芯片(U1)包括:通信端(Rec)、電源端(Bat-VCC)和多路控制單元，每路所述控制單元與每個(gè)內(nèi)存顆粒 ——對(duì)應(yīng)連接，每路所述控制單元都包括選擇端(QBA)、時(shí)鐘端(QCLOCK)、使能端(QACKE)和 控制端(QACAS);所述通信端(Rec)接所述CPU，每路所述控制單元的選擇端(QBA)、時(shí)鐘端(QCLOCK)、使 能端(QACKE)和控制端(QACAS)分別接對(duì)應(yīng)的所述內(nèi)存顆粒。3.如權(quán)利要求2所述的基于CPU的處理控制電路，其特征在于，所述CPU包括一控制芯片 (U3)，所述控制芯片(U3)包括:控制端(Ctrl);所述控制端(Ctr 1)接所述處理芯片(U1)的通信端(Rec)。4.如權(quán)利要求3所述的基于CPU的處理控制電路，其特征在于，每個(gè)所述內(nèi)存顆粒都包 括一內(nèi)存芯片，每個(gè)所述內(nèi)存芯片都包括:選擇信號(hào)端(M-BA)、時(shí)鐘信號(hào)端(M-CLK)、使能信號(hào)端(M-CKE)和控制信號(hào)端(M-CAS);每個(gè)所述內(nèi)存芯片的選擇信號(hào)端(M-BA)、時(shí)鐘信號(hào)端(M-CLK)、使能信號(hào)端(M-CKE)和 控制信號(hào)端(M-CAS)分別接對(duì)應(yīng)的所述控制單元的選擇端(QBA)、時(shí)鐘端(QCLOCK)、使能端 (QACKE)和控制端(QACAS)。5.如權(quán)利要求4所述的基于CPU的處理控制電路，其特征在于，所述處理控制電路還包 括:與處理模塊相連接，對(duì)整個(gè)處理控制電路進(jìn)行供電的電源模塊。6.如權(quán)利要求5所述的基于CRJ的處理控制電路，其特征在于，所述電源模塊包括:直流電源(VCC);所述直流電源(VCC)接所述處理芯片(U1)的電源端(Bat-VCC)。
【文檔編號(hào)】G06F9/50GK205608708SQ201620251370
【公開日】2016年9月28日
【申請(qǐng)日】2016年3月29日
【發(fā)明人】葛廣肆, 張偉進(jìn), 曹力, 王飛舟, 石明
【申請(qǐng)人】深圳中電長(zhǎng)城信息安全系統(tǒng)有限公司