專利名稱：一種基于fpga的稅控收款機的制作方法
技術領域：
本實用新型涉及一種稅控收款機，具體地說是一種基于FPGA的稅控收款機。
背景技術：
隨著可配置FPGA芯片技術的快速發(fā)展，F(xiàn)PGA芯片的集成度越來越高、單 位成本越來越低，小容量、低成本FPGA與各種專用ASIC芯片的成本差異越來 越小，與各類專用ASIC芯片相比，F(xiàn)PGA芯片具有可配置、開發(fā)周期短等優(yōu)點， 與各類通用ASIC芯片相比，F(xiàn)PGA芯片具有集成度高、可配置等優(yōu)點。由于稅 控收款機需要的控制器種類多，但控制器的復雜度較低、性能要求也不高，同 時還無專用ASIC的應用領域，采用通過ASIC芯片，需要外置很多控制器，復 雜度和成本居高不下，而FPGA芯片具有可配置、可擴展以及成本優(yōu)勢。
實用新型內容
本實用新型的技術任務是針對以上不足之處，提供一種可配置、擴展性好、 安全性高、可靠性高的一種基于FPGA的稅控收款機。
本實用新型解決其技術問題所采用的技術方案是硬件包括FPGA芯片、 RAM存儲器、FLASH程序存儲器、稅控數(shù)據(jù)存儲器；其中FPGA芯片中集成 32位主控制器IP核、鍵盤掃描控制器IP核、LCD顯示控制器IP核、IS07816 控制器IP核、IS07811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、 加解密控制器IP核；鍵盤掃描控制器IP核、LCD顯示控制器IP核、IS07816 控制器IP核、IS07811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、 加解密控制器IP核均由32位主控制器IP核控制。
系統(tǒng)配置、系統(tǒng)初始化或更新IP流程如下1) 上電后可編程FPGA芯片讀取內部的配置信息，使之具備32位主控 制器IP核、鍵盤掃描控制器IP核、LCD顯示控制器IP核、IS07816控制器 IP核、IS07811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、力口 解密控制器IP核。
2) 32位主控制器IP核執(zhí)行FLASH程序存儲器中的硬件初始化命令， 初始化鍵盤掃描控制器IP核、LCD顯示控制器IP核、IS07816控制器IP 核、IS07811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、加解密 控制器IP核及外圍部件。
3) 32位主控制器IP核執(zhí)行FLASH程序存儲器中的稅控命令，完成稅
控操作。
4) 需要硬件升級時，通過JTAG，將配置信息寫入FPGA芯片中，重新上 電后即可更新FPGA邏輯配置，從而實現(xiàn)增加、刪除或更改IP核。
本實用新型的一種基于FPGA的稅控收款機和現(xiàn)有技術相比，可大幅度降低 稅控收款機的設計復雜度、提高其擴展性、減少功耗，因而，具有很好的推廣 使用價值。以下結合附圖對本實用新型進一步說明。
附
圖1為一種基于FPGA的稅控收款機的電路結構框圖。
圖中1、 FPGA芯片；2、 32位主控制器IP核；3、鍵盤掃描控制器IP核;
4、 LCD顯示控制器IP核;5、 IS07816控制器IP核;6、 IS07811控制器IP核; 7、 USB控制器IP核；8、以太網(wǎng)控制器IP核；9、加解密控制器IP核；10、 RAM存儲器；11、 FLASH程序存儲器；12、稅控數(shù)據(jù)存儲器。
具體實施方式
以下結合附圖和具體實施例對本實用新型作進一步說明。本實用新型的一種基于FPGA的稅控收款機，硬件包括FPGA芯片1、 RAM 存儲器10、 FLASH程序存儲器11、稅控數(shù)據(jù)存儲器12;其中FPGA芯片1中 集成32位主控制器IP核2、鍵盤掃描控制器IP核3、 LCD顯示控制器IP核4、 IS07816控制器IP核5、 IS07811控制器IP核6、 USB控制器IP核7、以太網(wǎng) 控制器IP核8、加解密控制器IP核9;鍵盤掃描控制器IP核3、 LCD顯示控制 器IP核4、 IS07816控制器IP核5、 IS07811控制器IP核6、 USB控制器IP核 7、以太網(wǎng)控制器IP核8、加解密控制器IP核9均由32位主控制器IP核2控制。
本專利涉及的FPGA芯片1、主控制器IP核2、鍵盤掃描控制器IP核3、 LCD顯示控制器IP核4、 IS07816控制器IP核5、 IS07816控制器IP核6、 USB 控制器IP核7、以太網(wǎng)控制器IP核8、加解密控制器IP核9、 RAM存儲器IO、 Flash程序存儲器11、稅控數(shù)據(jù)存儲器12均為計算機技術領域的通用技術。
除說明書所述的技術特征外，均為本專業(yè)技術人員的已知技術。
權利要求1、一種基于FPGA的稅控收款機，其特征在于硬件包括FPGA芯片、RAM存儲器、FLASH程序存儲器、稅控數(shù)據(jù)存儲器；其中FPGA芯片中集成32位主控制器IP核、鍵盤掃描控制器IP核、LCD顯示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、加解密控制器IP核；鍵盤掃描控制器IP核、LCD顯示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、加解密控制器IP核均由32位主控制器IP核控制。
專利摘要本實用新型公開了一種基于FPGA的稅控收款機，屬于一種稅控收款機，其硬件包括FPGA芯片、RAM存儲器、FLASH程序存儲器、稅控數(shù)據(jù)存儲器；其中FPGA芯片中集成32位主控制器IP核、鍵盤掃描控制器IP核、LCD顯示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太網(wǎng)控制器IP核、加解密控制器IP核。本實用新型的一種基于FPGA的稅控收款機和現(xiàn)有技術相比，具有可配置、擴展性好、安全性高、可靠性高等特點。
文檔編號G07G1/12GK201397549SQ20092002596
公開日2010年2月3日 申請日期2009年5月27日 優(yōu)先權日2009年5月27日
發(fā)明者于治樓 申請人:浪潮電子信息產(chǎn)業(yè)股份有限公司