專利名稱：支持并口通信的網(wǎng)絡(luò)稅控器的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于稅控設(shè)備技術(shù)領(lǐng)域，具體地說，是涉及一種可支持并口通信的網(wǎng)
絡(luò)稅控器。
背景技術(shù)：
網(wǎng)絡(luò)稅控器是目前的新興產(chǎn)品，是一種監(jiān)控POS系統(tǒng)打印發(fā)票信息數(shù)據(jù)的專用設(shè)備。網(wǎng)絡(luò)稅控器不僅需要通過互聯(lián)網(wǎng)絡(luò)與分散在不同區(qū)域的P0S終端設(shè)備連接通信，以實現(xiàn)網(wǎng)絡(luò)稅控器對各P0S終端設(shè)備的統(tǒng)一監(jiān)控及數(shù)據(jù)采集和管理功能；而且還需要與本地的某些輸出設(shè)備相連接，比如打印機等，以實現(xiàn)數(shù)據(jù)的導(dǎo)出等功能。為了方便網(wǎng)絡(luò)稅控器與打印機等需要并口通信的本地設(shè)備連接通訊，在網(wǎng)絡(luò)稅控器上需要設(shè)計至少一路并行接口 。目前的標(biāo)準(zhǔn)并口一般都定義有25根引腳，通過網(wǎng)絡(luò)稅控器內(nèi)部的主控芯片按照標(biāo)準(zhǔn)并口定義生成并行數(shù)據(jù)，通過主控芯片傳輸至外部設(shè)備。為了實現(xiàn)主控芯片與并行接口的連接通信，傳統(tǒng)的電路設(shè)計都是需要采用具有并口的集成芯片作為主控芯片來設(shè)計系統(tǒng)電路，不僅限制了系統(tǒng)電路設(shè)計的靈活性，而且增加了硬件成本。 基于此，如何利用任一主控芯片都具備的普通GPIO 口來實現(xiàn)并口通訊功能，以提高系統(tǒng)電路設(shè)計的靈活性，是本實用新型所要解決的主要問題。

實用新型內(nèi)容本實用新型的目的在于提供一種通過可編程邏輯器件CPLD實現(xiàn)并口通信功能的網(wǎng)絡(luò)稅控器，以擺脫在系統(tǒng)電路設(shè)計時對主控芯片類型選擇上的限制，進而提高系統(tǒng)電路設(shè)計的靈活性，降低硬件電路成本。 為了解決上述技術(shù)問題，本實用新型采用以下技術(shù)方案予以實現(xiàn) —種支持并口通信的網(wǎng)絡(luò)稅控器，包括主控芯片和并口 ，在所述主控芯片與并口
之間連接有CPLD邏輯芯片；所述CPLD邏輯芯片一方面將主控芯片發(fā)送的數(shù)據(jù)轉(zhuǎn)換為標(biāo)準(zhǔn)
并口定義所要求的數(shù)據(jù)信號和控制信號，傳輸至所述的并口 ，另一方面將通過并口接收到
的信號轉(zhuǎn)換為主控芯片所支持的數(shù)據(jù)格式傳輸至所述的主控芯片。 進一步的，為了提高并行通訊信號傳輸?shù)目煽啃裕鯟PLD邏輯芯片通過邏輯驅(qū)
動電路連接所述的并口 ，通過邏輯驅(qū)動電路對并行通訊信號進行放大處理。 又進一步的，所述主控芯片通過數(shù)據(jù)總線連接所述的CPLD邏輯芯片。 其中，在所述數(shù)據(jù)總線中包括數(shù)據(jù)信號線、地址信號線、讀控制信號線、寫控制信
號線和片選信號線，分別對應(yīng)連接在主控芯片與CPLD邏輯芯片的相應(yīng)管腳之間。 再進一步的，所述CPLD邏輯芯片通過其2路GPI0 口產(chǎn)生并輸出發(fā)送數(shù)據(jù)空中斷
信號和接收數(shù)據(jù)滿中斷信號，傳輸至主控芯片的2路GPI0 口，以通知主控芯片執(zhí)行數(shù)據(jù)的
收發(fā)操作。 更進一步的，所述CPLD邏輯芯片利用其GPIO 口生成標(biāo)準(zhǔn)并口定義所要求的數(shù)據(jù)信號和控制信號。[0012] 當(dāng)在所述網(wǎng)絡(luò)稅控器上僅設(shè)置一路并口時，所述CPLD邏輯芯片利用其17路GPIO
口產(chǎn)生所述并口所需的8位數(shù)據(jù)信號和9路控制信號，傳輸至所述并口的相應(yīng)管腳。 其中，所述并口的接地管腳連接網(wǎng)絡(luò)稅控器中系統(tǒng)電路的地線。 當(dāng)在所述網(wǎng)絡(luò)稅控器上設(shè)置兩路并口時，所述CPLD邏輯芯片利用其34路GPIO 口
產(chǎn)生兩路并口所需的2組8位數(shù)據(jù)信號和9路控制信號，傳輸至兩路并口的相應(yīng)管腳。 其中，所述兩路并口的接地管腳連接網(wǎng)絡(luò)稅控器中系統(tǒng)電路的地線。 與現(xiàn)有技術(shù)相比，本實用新型的優(yōu)點和積極效果是本實用新型的網(wǎng)絡(luò)稅控器通
過CPLD邏輯芯片來實現(xiàn)并口通信功能，從而擺脫了對主控芯片類型選擇上的限制，技術(shù)人
員可以采用不具備并行接口的集成芯片作為主控芯片來設(shè)計系統(tǒng)電路，從而方便了技術(shù)人
員的電路設(shè)計。 結(jié)合附圖閱讀本實用新型實施方式的詳細(xì)描述后，本實用新型的其他特點和優(yōu)點將變得更加清楚。

圖1是本實用新型所提出的網(wǎng)絡(luò)稅控器中并行通訊電路的一種實施例的結(jié)構(gòu)示意圖； 圖2是圖1所示并行通訊電路的一種實施例的電路原理圖。
具體實施方式
以下結(jié)合附圖對本實用新型的具體實施方式
進行詳細(xì)地描述。 CPLD(Complex Programmable Logic Device,即復(fù)雜可編程邏輯器件)，是一種用
戶可以根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 本實用新型的網(wǎng)絡(luò)稅控器采用主控芯片與CPLD邏輯芯片結(jié)合的方式來設(shè)計并行通訊電路，產(chǎn)生并口通信所需的數(shù)據(jù)信號和控制信號，經(jīng)邏輯驅(qū)動電路進行信號放大處理后，傳輸至網(wǎng)絡(luò)稅控器的并口 ，參見圖1所示，比如標(biāo)準(zhǔn)的并口連接器件DB25，進而通過標(biāo)準(zhǔn)并口連接器件DB25與外部支持并口通信的設(shè)備(比如打印機、計算機等)連接通訊。[0023] 由于并口通訊所要求的數(shù)據(jù)信號和控制信號可以由CPLD邏輯芯片轉(zhuǎn)換生成，因此，擺脫了對主控芯片類型的限制，可以采用不具備并行接口的集成芯片作為主控芯片進行系統(tǒng)電路的設(shè)計。在本實用新型中，優(yōu)選采用數(shù)據(jù)總線來實現(xiàn)主控芯片與CPLD邏輯芯片的連接通信。 在系統(tǒng)電路中設(shè)計邏輯驅(qū)動電路是為了對并行通訊信號進行功率放大，以避免弱信號在線路傳輸過程中被干擾信號所湮滅，進而達到提高并行信號在傳輸過程中的可靠性的設(shè)計目的。當(dāng)然，對于可提供高驅(qū)動能力并行通訊信號的CPLD邏輯芯片來說，所述的邏輯驅(qū)動電路也可以不用設(shè)置。 下面通過一個具體的實施例來詳細(xì)闡述所述并行通信電路的具體連接結(jié)構(gòu)及其工作原理。 實施例一，參見圖2所示，本實施例的網(wǎng)絡(luò)稅控器設(shè)置有兩路并口，并口物理層定義與標(biāo)準(zhǔn)并口定義相同，并口的邏輯實現(xiàn)采用CPLD邏輯芯片實現(xiàn)。在本實施例中，優(yōu)選采用CPLD邏輯芯片的GPIO 口生成標(biāo)準(zhǔn)并口定義所要求的數(shù)據(jù)信號和控制信號。[0027] 由于目前的標(biāo)準(zhǔn)并口都設(shè)置有25根引腳，其管腳定義為1、選通端STROBE ;2-9、數(shù)據(jù)端PD0-PD7 ;10、確認(rèn)端PRNACK ;11、系統(tǒng)忙BUSY ;12、缺紙PE ;13、選擇SLCT ;14、自動換行AUTO FEED ;15、錯誤ERROR ;16、初始化PRINIT ;17、選擇輸入SLCT IN ;18-25、地線GND。因此，對于每一路并口都需要占用CPLD邏輯芯片的17路GPIO 口來傳輸并行通訊所要求的8位數(shù)據(jù)信號和9路控制信號。由于本實施例的網(wǎng)絡(luò)稅控器設(shè)置有兩路并口，因此，需要占用CPLD邏輯芯片的34路GPIO 口來傳輸兩路并口所要求的數(shù)據(jù)信號和控制信號，如圖2中的A部分所示，CPLD邏輯芯片U50通過其1-8、15-17、20、86、87、89、91、100管腳所對應(yīng)的17路GPI0 口傳輸其中一路并口所要求的8位數(shù)據(jù)信號和9路控制信號；通過其21、72-78、81-85、96-99管腳所對應(yīng)的17路GPIO 口傳輸另外一路并口所要求的8位數(shù)據(jù)信號和9路控制信號。 所述CPLD邏輯芯片U50用于并行通訊的這34路GPIO 口與邏輯驅(qū)動電路相連接，通過邏輯驅(qū)動電路對并行信號進行功率放大處理，進而與并口的相應(yīng)管腳對應(yīng)連接。在本實施例中，所述的邏輯驅(qū)動電路可以采用邏輯放大芯片進行設(shè)計，也可以采用如圖2中B部分所示的雙向電平轉(zhuǎn)換芯片U12、 U17等進行設(shè)計。本實施例僅列舉了兩路雙向電平轉(zhuǎn)換芯片U12、U17對兩組并行信號中的控制信號進行放大，對于并行信號中的數(shù)據(jù)信號可以采用另外兩路雙向電平轉(zhuǎn)換芯片進行信號放大處理，附圖中未示出。另外，對于兩組并行信號中的系統(tǒng)忙信號UMERROR、 UPERROR還可以采用由三極管Qll、 Q12配合直流電源+5VDC和+3. 3V組成的驅(qū)動電路進行信號放大處理。本實施例對邏輯驅(qū)動電路的具體設(shè)計并不僅限于以上舉例。 另外，兩路并口的接地管腳需要與系統(tǒng)電路的地線相連接，以保證并行信號的可靠通訊。 在本實施例中，所述的兩路并口可以集成在一個標(biāo)準(zhǔn)54針連接器中，通過所述連接器與外部的并行通信設(shè)備(比如計算機或者打印機等)連接通訊。當(dāng)然，也可以采用兩個獨立的標(biāo)準(zhǔn)25針并口連接器DB25進行設(shè)計，本實施例并不僅限于以上舉例。[0031] 在本實施例中，所述CPLD邏輯芯片U50通過數(shù)據(jù)總線與主控芯片連接通信，如圖2中的A、 C兩部分。在所述數(shù)據(jù)總線中包括16位數(shù)據(jù)信號線MD0-MD15、7位地址信號線MA1-MA7、1路讀控制信號線MRD_N、1路寫控制信號線MWE_N和2路片選信號線PDEV_CS、PMA_CS，分別對應(yīng)連接在主控芯片與CPLD邏輯芯片U50的相應(yīng)管腳之間。CPLD邏輯芯片U50通過其兩路GPI0 口 (比如GP108、GP109)作為中斷信號輸出口連接主控芯片的相應(yīng)管腳(可以是中斷信號管腳，也可以是GPIO 口 )，一路產(chǎn)生并向主控芯片輸出發(fā)送數(shù)據(jù)空中斷信號，另一路產(chǎn)生并向主控芯片輸出接收數(shù)據(jù)滿中斷信號。當(dāng)CPLD邏輯芯片U50接收到來自并口的數(shù)據(jù)時，通過中斷信號通知主控芯片進行數(shù)據(jù)接收，并利用其內(nèi)部的緩存器保存來自并口的數(shù)據(jù)。當(dāng)緩存器中保存的數(shù)據(jù)存滿后，CPLD邏輯芯片U50向主控芯片發(fā)出接收數(shù)據(jù)滿中斷信號，主控芯片通過數(shù)據(jù)總線讀取接收到的數(shù)據(jù)。當(dāng)緩存器中的數(shù)據(jù)發(fā)送完畢后，CPLD邏輯芯片U50向主控芯片發(fā)出發(fā)送數(shù)據(jù)空中斷信號，通知主控芯片停止接收數(shù)據(jù)。在主控芯片向并口發(fā)送數(shù)據(jù)時，主控芯片通過數(shù)據(jù)總線將要發(fā)送的數(shù)據(jù)寫入到CPLD邏輯芯片U50的緩存器中，進而通過CPLD邏輯芯片U50直接完成并口控制邏輯功能。[0032] 當(dāng)然，本實施例僅以2路并口為例進行說明，對于僅需要配置一路并口的網(wǎng)絡(luò)稅控器來說，可以僅選擇CPLD邏輯芯片U50的17路GPI0 口來產(chǎn)生并口所需的8位數(shù)據(jù)信號和9路控制信號經(jīng)邏輯驅(qū)動電路連接所述的并口的相應(yīng)管腳即可完成電路設(shè)計。 本實施例的網(wǎng)絡(luò)稅控器采用主控芯片配合CPLD邏輯芯片的設(shè)計方式直接實現(xiàn)并
口邏輯通訊功能，電路結(jié)構(gòu)簡單，信號通信的實時性好。 當(dāng)然，以上所述僅是本實用新型的一種優(yōu)選實施方式而已，應(yīng)當(dāng)指出的是，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本實用新型的保護范圍。
權(quán)利要求一種支持并口通信的網(wǎng)絡(luò)稅控器，包括主控芯片和并口，其特征在于在所述主控芯片與并口之間連接有CPLD邏輯芯片；所述CPLD邏輯芯片一方面將主控芯片發(fā)送的數(shù)據(jù)轉(zhuǎn)換為標(biāo)準(zhǔn)并口定義所要求的數(shù)據(jù)信號和控制信號，傳輸至所述的并口，另一方面將通過并口接收到的信號轉(zhuǎn)換為主控芯片所支持的數(shù)據(jù)格式傳輸至所述的主控芯片。
2 根據(jù)權(quán)利要求1所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述CPLD邏輯芯片通過邏輯驅(qū)動電路連接所述的并口 。
3. 根據(jù)權(quán)利要求1或2所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述主控芯片通過數(shù)據(jù)總線連接所述的CPLD邏輯芯片。
4. 根據(jù)權(quán)利要求3所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于在所述數(shù)據(jù)總線中包括數(shù)據(jù)信號線、地址信號線、讀控制信號線、寫控制信號線和片選信號線，分別對應(yīng)連接在主控芯片與CPLD邏輯芯片的相應(yīng)管腳之間。
5 根據(jù)權(quán)利要求4所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述CPLD邏輯芯片通過其2路GPI0口產(chǎn)生并輸出發(fā)送數(shù)據(jù)空中斷信號和接收數(shù)據(jù)滿中斷信號，傳輸至主控芯片的2路GPIO 口。
6. 根據(jù)權(quán)利要求5所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述CPLD邏輯芯片利用其GPIO 口生成標(biāo)準(zhǔn)并口定義所要求的數(shù)據(jù)信號和控制信號。
7. 根據(jù)權(quán)利要求6所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述并口包括一路，所述CPLD邏輯芯片利用其17路GPIO 口產(chǎn)生所述并口所需的8位數(shù)據(jù)信號和9路控制信號，傳輸至所述并口的相應(yīng)管腳。
8. 根據(jù)權(quán)利要求7所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述并口的接地管腳連接網(wǎng)絡(luò)稅控器中系統(tǒng)電路的地線。
9. 根據(jù)權(quán)利要求6所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述并口包括兩路，所述CPLD邏輯芯片利用其34路GPIO 口產(chǎn)生兩路并口所需的2組8位數(shù)據(jù)信號和9路控制信號，傳輸至兩路并口的相應(yīng)管腳。
10. 根據(jù)權(quán)利要求9所述的支持并口通信的網(wǎng)絡(luò)稅控器，其特征在于所述兩路并口的接地管腳連接網(wǎng)絡(luò)稅控器中系統(tǒng)電路的地線。
專利摘要本實用新型公開了一種支持并口通信的網(wǎng)絡(luò)稅控器，包括主控芯片和并口，在所述主控芯片與并口之間連接有CPLD邏輯芯片；所述CPLD邏輯芯片一方面將主控芯片發(fā)送的數(shù)據(jù)轉(zhuǎn)換為標(biāo)準(zhǔn)并口定義所要求的數(shù)據(jù)信號和控制信號，傳輸至所述的并口，另一方面將通過并口接收到的信號轉(zhuǎn)換為主控芯片所支持的數(shù)據(jù)格式傳輸至所述的主控芯片。本實用新型的網(wǎng)絡(luò)稅控器通過CPLD邏輯芯片來實現(xiàn)并口通信功能，從而擺脫了對主控芯片類型選擇上的限制，技術(shù)人員可以采用不具備并行接口的集成芯片作為主控芯片來設(shè)計系統(tǒng)電路，從而方便了技術(shù)人員的電路設(shè)計。
文檔編號G07G1/14GK201532680SQ20092028223
公開日2010年7月21日 申請日期2009年11月25日 優(yōu)先權(quán)日2009年11月25日
發(fā)明者劉文陽, 李龍偉, 胡彥磊 申請人:青島海信智能商用設(shè)備有限公司