專利名稱：一體化自動(dòng)集成測試系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及測試系統(tǒng)領(lǐng)域，尤其涉及一體化自動(dòng)集成測試系統(tǒng)。
背景技術(shù)：
測試系統(tǒng)廣泛應(yīng)用于國民經(jīng)濟(jì)和國防建設(shè)的各個(gè)領(lǐng)域，是科研和生產(chǎn)不可或缺的技術(shù)裝備之一。傳統(tǒng)的測試系統(tǒng)主要由三部分組成測試信號(hào)發(fā)生裝置，測試對(duì)象，測試對(duì)象響應(yīng)信號(hào)的采集和處理裝置。傳統(tǒng)測試系統(tǒng)中，測試激勵(lì)信號(hào)的發(fā)生、測試對(duì)象響應(yīng)信號(hào)的采集與處理分別由兩臺(tái)儀器完成，兩臺(tái)儀器間的時(shí)間同步、協(xié)同工作成為影響測試精度、系統(tǒng)易用性、成本等的技術(shù)難題。
測試系統(tǒng)的信號(hào)采集與處理單元通?？蛇M(jìn)一步分為兩部分測試系統(tǒng)僅完成信號(hào)采集與預(yù)處理；而采集信號(hào)的后處理、存儲(chǔ)、分析、人機(jī)界面等則由上位機(jī)(大多為PC機(jī))實(shí)現(xiàn)。這也是目前測試系統(tǒng)的國際主流技術(shù)。因此，測試系統(tǒng)需通過某種通信協(xié)議與上位機(jī)通信。工程實(shí)踐表明，惡劣工況下或大數(shù)據(jù)量傳輸時(shí)存在一定的誤碼率，從而導(dǎo)致測試失??；同時(shí)，測試系統(tǒng)運(yùn)行時(shí)必須配置PC機(jī)，在震動(dòng)和強(qiáng)電磁干擾條件下，商用PC機(jī)不能保證穩(wěn)定運(yùn)行。
現(xiàn)有測試系統(tǒng)的主控單元一般由單片機(jī)等通用微處理器實(shí)現(xiàn)，通過微處理器的軟件控制測試系統(tǒng)的運(yùn)行，軟件存在程序跑飛的可能性；雖然采用Watch dog能在一定程度上解決程序跑飛的問題，但測試精度和測試結(jié)果的可信度勢必受到影響。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一體化自動(dòng)集成測試系統(tǒng)，克服現(xiàn)有測試系統(tǒng)的三大缺陷。
一體化自動(dòng)集成測試系統(tǒng)包括測試信號(hào)發(fā)生單元、硬邏輯門主控單元、測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元、數(shù)據(jù)通信單元、傳感器，測試信號(hào)發(fā)生單元包括DSP數(shù)字處理器、D/A轉(zhuǎn)換器；測試信號(hào)發(fā)生單元與硬邏輯門主控單元、測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元、硬邏輯門主控單元相接，傳感器與測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元相接，硬邏輯門主控單元與數(shù)據(jù)通信單元相接。
所述的硬邏輯門主控單元的電路為微處理器分別與DSP先入先出隊(duì)列單元、A/D采樣控制器、D/A先入先出隊(duì)列單元、A/D先入先出隊(duì)列單元相接；D/A控制器與D/A先入先出隊(duì)列單元相接。采集單元采用AD785芯片，具有4個(gè)A/D通道，最大采樣頻率300Ksps。數(shù)據(jù)存儲(chǔ)單元采用K9WAG08U1M芯片。數(shù)據(jù)通信單元采用EZ-USBFX2芯片。
本發(fā)明將信號(hào)發(fā)生、信號(hào)采集和處理有機(jī)地集成在一臺(tái)儀器上，有效解決了現(xiàn)有測試系統(tǒng)存在的測試儀器間時(shí)間同步、協(xié)同工作、系統(tǒng)外部連線過多、易用性差等技術(shù)難題。
針對(duì)測試系統(tǒng)上傳采集數(shù)據(jù)可能出現(xiàn)的誤碼，增設(shè)大容量數(shù)據(jù)存儲(chǔ)單元；受測對(duì)象響應(yīng)信號(hào)數(shù)據(jù)不僅上傳至上位機(jī)，而且存入一體化自動(dòng)集成測試系統(tǒng)的數(shù)據(jù)存儲(chǔ)單元。這樣一旦上位機(jī)發(fā)現(xiàn)上傳的采集數(shù)據(jù)有誤時(shí)，可以從數(shù)據(jù)存儲(chǔ)單元讀入采集數(shù)據(jù)進(jìn)行彌補(bǔ)。另一方面，一體化自動(dòng)集成測試系統(tǒng)既可與上位機(jī)(PC)聯(lián)機(jī)進(jìn)行測試；也可與上位機(jī)脫機(jī)獨(dú)立測試，測試結(jié)束后再與上位機(jī)聯(lián)機(jī)進(jìn)行數(shù)據(jù)分析。因此，數(shù)據(jù)存儲(chǔ)單元的引入給用戶帶來了多種運(yùn)行方式的好處；尤其處于震動(dòng)、強(qiáng)電磁干擾工況下，商用PC不能保證穩(wěn)定運(yùn)行時(shí)，一體化自動(dòng)集成測試系統(tǒng)獨(dú)立運(yùn)行模式的優(yōu)勢尤為明顯。
針對(duì)測試系統(tǒng)在惡劣工況下，微處理器軟件存在跑飛的現(xiàn)象，采用FPGA應(yīng)用Verilog HDL硬件描述語言進(jìn)行配置，即硬邏輯門來控制整個(gè)測試流程，杜絕可能出現(xiàn)的軟件跑飛現(xiàn)象，提升測試的可靠性和穩(wěn)定性。


下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步的說明圖1是一體化自動(dòng)集成測試系統(tǒng)電路框圖；圖2是本發(fā)明的FPGA硬邏輯門主控單元配置模塊圖；圖3(a)是本發(fā)明的A/D采樣讀取狀態(tài)機(jī)；圖3(b)是本發(fā)明的A/D采樣讀取時(shí)序圖；圖4(a)是本發(fā)明的EZ-USBFX2與FPGA連接圖；圖4(b)是本發(fā)明的EZ-USBFX2的固件程序框圖。
具體實(shí)施例方式
下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施作詳細(xì)的描述。
如圖1所示，一體化自動(dòng)集成測試系統(tǒng)包括測試信號(hào)發(fā)生單元1、硬邏輯門主控單元2、測試對(duì)象響應(yīng)信號(hào)的采集單元3、數(shù)據(jù)存儲(chǔ)單元4、數(shù)據(jù)通信單元5、傳感器6，測試信號(hào)發(fā)生單元1包括DSP數(shù)字處理器、D/A轉(zhuǎn)換器；測試信號(hào)發(fā)生單元與硬邏輯門主控單元、測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元、硬邏輯門主控單元相接，傳感器與測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元相接，硬邏輯門主控單元與數(shù)據(jù)通信單元相接。
采集單元3采用AD785芯片，具有4個(gè)A/D通道，最大采樣頻率300Ksps。采集單元應(yīng)用有限狀態(tài)機(jī)設(shè)計(jì)，在硬邏輯門主控單元的AD采樣控制器模塊25控制下，完成測試對(duì)象響應(yīng)信號(hào)的采集。數(shù)據(jù)存儲(chǔ)單元4采用K9WAG08U1M芯片，容量2G，數(shù)據(jù)采集單元采集的受測對(duì)象響應(yīng)信號(hào)數(shù)據(jù)一方面上傳至上位機(jī)，同時(shí)存入數(shù)據(jù)存儲(chǔ)單元。數(shù)據(jù)存儲(chǔ)單元的引入使一體化自動(dòng)集成測試系統(tǒng)的使用方式多樣化，同時(shí)提高了系統(tǒng)的可靠性。數(shù)據(jù)通信單元5采用EZ-USBFX2芯片，硬邏輯門主控單元作為一體化自動(dòng)集成測試系統(tǒng)的主控器，數(shù)據(jù)通信單元?jiǎng)t處于從機(jī)狀態(tài)，因此USB接口方式為slave先入先出隊(duì)列。一體化自動(dòng)集成測試系統(tǒng)經(jīng)通信單元與上位機(jī)通信；上位機(jī)下載的測試流程參數(shù)和初始化信息由硬邏輯門主控單元回傳上位機(jī)，由上位機(jī)進(jìn)行確認(rèn)；一體化自動(dòng)集成測試系統(tǒng)采集的受測對(duì)象響應(yīng)信號(hào)數(shù)據(jù)上傳至上位機(jī)，供上位機(jī)分析軟件(Matlab、Labview等)處理。
一體化自動(dòng)集成測試系統(tǒng)在單臺(tái)儀器上實(shí)現(xiàn)測試系統(tǒng)的激勵(lì)信號(hào)、響應(yīng)信號(hào)的采集與控制、信號(hào)的處理、結(jié)果的表達(dá)與輸出等功能。
所述的測試信號(hào)發(fā)生單元1由定點(diǎn)16位DSP芯片TMS320VC5509A(11)和DAC904D/A轉(zhuǎn)換芯片12組成。硬邏輯門主控單元經(jīng)數(shù)據(jù)通信單元接收上位機(jī)的測試流程指令，并轉(zhuǎn)發(fā)給DSP；DSP依據(jù)測試流程指令生成規(guī)定頻率和幅值的測試信號(hào)波形數(shù)據(jù)(正弦、三角、方波、鋸齒、線性掃頻、白噪聲、偽隨機(jī)等)信號(hào)，輸出至FPGA內(nèi)部的D/A先入先出隊(duì)列模塊24緩存，再經(jīng)D/A轉(zhuǎn)換芯片DAC904輸出至被測對(duì)象；引入測試信號(hào)數(shù)據(jù)緩沖模塊，使DSP的計(jì)算能夠獨(dú)立運(yùn)行，測試激勵(lì)信號(hào)的輸出更加穩(wěn)定。其中任意測試波形數(shù)據(jù)由上位機(jī)生成，經(jīng)硬邏輯門主控單元直接從DAC904輸出，測試信號(hào)發(fā)生單元的輸出分辨率為12bit，最大速率為300Ksps。鑒于DSP生成測試數(shù)據(jù)的速度遠(yuǎn)大于DAC904的D/A轉(zhuǎn)換速度，因此，DSP生成測試數(shù)據(jù)的過程采用32位精度，僅在輸出至DAC904時(shí)轉(zhuǎn)化為16位，從而使測試系統(tǒng)激勵(lì)信號(hào)的精度顯著提高。
如圖2所示，硬邏輯門主控單元2的電路為微處理器21分別與DSP先入先出隊(duì)列單元22、A/D采樣控制器25、D/A先入先出隊(duì)列單元24、A/D先入先出隊(duì)列單元26相接；D/A控制器23與D/A先入先出隊(duì)列單元24相接。
硬邏輯門主控單元采用FPGA芯片EPIC3T144C8。FPGA控制整個(gè)測試流程，控制通信單元5與上位機(jī)通信；根據(jù)上位機(jī)下載的配置信息，完成系統(tǒng)初始化，控制數(shù)字處理器11生成各種測試激勵(lì)信號(hào)波形數(shù)據(jù)，或直接控制DAC904轉(zhuǎn)換器12輸出上位機(jī)生成的任意測試激勵(lì)信號(hào)波形數(shù)據(jù)；硬邏輯門主控單元同時(shí)控制采集單元3，采集測試對(duì)象的響應(yīng)信號(hào)，采樣信號(hào)經(jīng)通信單元5上傳至上位機(jī)，并存儲(chǔ)到數(shù)據(jù)存儲(chǔ)單元4。硬邏輯門主控單元采用Verilog HDL硬件描述語言設(shè)計(jì)，將FPGA芯片EPIC3T144C8配置成MCU微處理器21、DSP先入先出隊(duì)列單元22、D/A控制器23、D/A先入先出隊(duì)列單元24、A/D采樣控制器25、A/D先入先出隊(duì)列單元26六個(gè)模塊。
圖3(a)是A/D采樣讀取狀態(tài)機(jī)，圖3(b)是A/D采樣讀取時(shí)序圖。在圖3(a)中，S1和S2狀態(tài)都沒有信號(hào)輸出，而只是為了讀取數(shù)據(jù)做準(zhǔn)備。當(dāng)狀態(tài)機(jī)進(jìn)入到S3狀態(tài)時(shí)，表明AD采樣已經(jīng)完成，這時(shí)就可以輸出RD和CS信號(hào)，依次讀取采樣信號(hào)。讀取的數(shù)據(jù)被直接寫入到同步高速的先入先出隊(duì)列中，當(dāng)先入先出隊(duì)列半滿或者全滿的時(shí)候?qū)?shù)據(jù)發(fā)送到USB的slave先入先出隊(duì)列。響應(yīng)的工作時(shí)序圖如圖3(b)所示。
圖4(a)是EZ-USBFX2與FPGA連接圖。由于FPGA作為系統(tǒng)的主控器，USB處于從機(jī)狀態(tài)，所以USB接口方式采用slave先入先出隊(duì)列，其中接口時(shí)鐘IFCLK設(shè)置為內(nèi)部提供時(shí)鐘信號(hào)48MHZ，同時(shí)也是FPGA的工作時(shí)鐘。FLAGA、FLAGB和FLAGC分別代表所指通道的可編程級(jí)狀態(tài)、滿狀態(tài)和空狀態(tài)。
圖4(b)是EZ-USBFX2的固件程序框圖。USB驅(qū)動(dòng)程序的開發(fā)工具有C編譯器和Windows DDK。這里借助DriverWorks驅(qū)動(dòng)開發(fā)包引導(dǎo)完成設(shè)備驅(qū)動(dòng)程序開發(fā)的全過程，自動(dòng)生成設(shè)備驅(qū)動(dòng)程序源代碼。USB的slave先入先出隊(duì)列采用同步讀寫方式，通過有限狀態(tài)機(jī)來實(shí)現(xiàn)，其中IDLE和S1-S4分別為讀寫狀態(tài)。其部分寫時(shí)序狀態(tài)機(jī)Verilog HDL程序如下case(state)IDLE://空閑狀態(tài)state＜＝S1；S1://開始傳輸先入先出隊(duì)列ADR[1:0]＜＝2’b11；//指向傳輸通道state＜＝S2；S2://先入先出隊(duì)列狀態(tài)判斷if(FULL＝1’b1)state＜＝S3；//先入先出隊(duì)列未滿則寫elsestate＜＝S2；//等待
S3://寫數(shù)據(jù)SLWR＜＝1’b0；state＜＝S4；S4://判斷是否還有數(shù)據(jù)if(DATAFLAG＝1’b1)state＜＝S2；//有數(shù)據(jù)else state＜＝IDLE；//停止
權(quán)利要求
1.一種一體化自動(dòng)集成測試系統(tǒng)，其特征在于，它包括測試信號(hào)發(fā)生單元(1)、硬邏輯門主控單元(2)、測試對(duì)象響應(yīng)信號(hào)的采集單元(3)、數(shù)據(jù)存儲(chǔ)單元(4)、數(shù)據(jù)通信單元(5)、傳感器(6)，測試信號(hào)發(fā)生單元(1)包括DSP數(shù)字處理器、D/A轉(zhuǎn)換器；測試信號(hào)發(fā)生單元與硬邏輯門主控單元、測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元、硬邏輯門主控單元相接，傳感器與測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元相接，硬邏輯門主控單元與數(shù)據(jù)通信單元相接。
2.根據(jù)權(quán)利要求1所述的一種一體化自動(dòng)集成測試系統(tǒng)，其特征在于，所述的硬邏輯門主控單元(2)的電路為它包括微處理器(21)、DSP先入先出隊(duì)列單元(22)、D/A控制器(23)、D/A先入先出隊(duì)列單元(24)、A/D采樣控制器(25)、A/D先入先出隊(duì)列單元(26)；微處理器分別與DSP先入先出隊(duì)列單元、A/D采樣控制器、D/A先入先出隊(duì)列單元、A/D先入先出隊(duì)列單元相接；D/A控制器與D/A先入先出隊(duì)列單元相接。
3.根據(jù)權(quán)利要求1所述的一種一體化自動(dòng)集成測試系統(tǒng)，其特征在于，所述的采集單元(3)采用AD785芯片，具有4個(gè)A/D通道，最大采樣頻率300Ksps。
4.根據(jù)權(quán)利要求1所述的一種一體化自動(dòng)集成測試系統(tǒng)，其特征在于，所述的數(shù)據(jù)存儲(chǔ)單元(4)采用K9WAG08U1M芯片。
5.根據(jù)權(quán)利要求1所述的一種一體化自動(dòng)集成測試系統(tǒng)，其特征在于，所述的數(shù)據(jù)通信單元(5)采用EZ-USBFX2芯片。
全文摘要
本發(fā)明公開了一種一體化自動(dòng)集成測試系統(tǒng)包括測試信號(hào)發(fā)生單元、硬邏輯門主控單元、測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元、數(shù)據(jù)通信單元、傳感器，測試信號(hào)發(fā)生單元包括DSP數(shù)字處理器、D/A轉(zhuǎn)換器；測試信號(hào)發(fā)生單元與硬邏輯門主控單元、測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元、硬邏輯門主控單元相接，傳感器與測試對(duì)象響應(yīng)信號(hào)的采集單元、數(shù)據(jù)存儲(chǔ)單元相接，硬邏輯門主控單元與數(shù)據(jù)通信單元相接。本發(fā)明測試精度高，成本低，外接連線減少，具有良好的易用性，測試系統(tǒng)的可靠性好和穩(wěn)定性高。
文檔編號(hào)G08C19/16GK1971651SQ20061015495
公開日2007年5月30日 申請(qǐng)日期2006年11月30日 優(yōu)先權(quán)日2006年11月30日
發(fā)明者黃克強(qiáng), 安慶敏, 吳明光 申請(qǐng)人:浙江大學(xué)