專利名稱：同步采樣控制和數據傳輸方法
技術領域：
本發(fā)明涉及數據量的同步采樣方法，尤其是對電力系統(tǒng)數據量解碼的同步采樣控制和數據傳輸方法和相關的繼電保護方法和裝置，更具體而言，本發(fā)明涉及基于FPGA(CPLD)的同步采樣控制和數據傳輸方法。
二.
背景技術：
目前電力系統(tǒng)中各種測控與保護裝置普遍要求交流數據量的同步采樣，這對于電力系統(tǒng)繼電保護、故障判斷、系統(tǒng)穩(wěn)定分析等都具有重要意義。而且隨著電力系統(tǒng)的發(fā)展，對系統(tǒng)監(jiān)控的要求越來越高，迫切要求能夠實現交流數據量的異地同步采樣。另外，輸電線路電流縱差保護已從傳統(tǒng)的導引線方式發(fā)展到目前利用微處理器和數字通信的全數字式保護。數字式電流差動保護是利用線路兩端電流的瞬時采樣值進行差動比較的。為使保護正確動作，線路兩端必須進行同步采樣或采樣同步化處理，這是實現數字電流差動保護的技術關鍵。
目前現有的同步采樣控制方法主要包括以下五種方法1.采樣數據修正法。采用該方法時兩側保護不分主從，地位相同。每側保護都在各自晶振控制下以相同的采樣率獨立采樣。每一幀發(fā)送數據包含時間標簽、電流采樣數據及其他信息，電流采樣數據是對應某一采樣時刻經傅氏變換的電流相量。在假設兩側接收數據通道延時相等的前提下，采用“等腰梯形算法”計算出通道延時td，進而求出兩側采樣偏差角θ。保護將接收到的對側相量乘旋轉因子ejθ，得到修正后得同步采樣數據。
2.采樣時刻調整法。兩側保護一端規(guī)定為主端(參考端)，另一端規(guī)定為從端(同步端)，主端自由采樣。主端發(fā)信息幀，從端收到后將命令和延時時間返回給主端，主端計算通道延時td，從端根據主端計算的通道延時td調整采樣時刻。主端采樣時刻相對獨立，從端根據主端的采樣時刻調整，能保持兩側較高精度的同步采樣。
3.時鐘校正法。兩側保護一端規(guī)定為主端(參考端)，另一端規(guī)定為從端(同步端)，主端自由采樣。從端發(fā)信息幀，主端收到后將命令和延時時間返回給從端，從端計算兩側時鐘的相對誤差Δt，從端按照一定比率對時鐘進行校正直到Δt為零，兩側時鐘進入同步運行狀態(tài)。
4.GPS同步法。GPS同步法通過GPS受時信息，兩側同步采樣，可以達到相當高的精度(2μs)。但受到自然環(huán)境和社會環(huán)境等因素的制約，并且需要相應的硬件支持。參考相量同步法(盼有文件出處)。利用線路模型計算出代表同一量的兩個相量，然后利用這兩個相量的相位差實現同步采樣。
目前現有的同步采樣控制方法的不足之處1.采樣數據修正法和采樣時刻調整法基于通道雙向路的一致，對于通道雙向不一致的情況，計算出的通道延時會有誤差，在使保護在區(qū)內故障時靈敏度降低，發(fā)生區(qū)外故障時可能會引起誤動。
2.時鐘校正法存在同步失敗后，再次同步需要反復計算兩側時鐘的相對誤差Δt，同步延時較長，影響保護反應時間。
3.采樣數據修正法、采樣時刻調整法和時鐘校正法都是基于軟件的修正方法，即使采樣精度高，同步精度依然較低，一般在ms級。
4.采樣數據修正法、采樣時刻調整法和時鐘校正法在發(fā)送電流采樣數據的同時需要附加時間信息來計算通道延時，同時也占用了大量的通道資源。
5.GPS同步法受到自然環(huán)境和社會環(huán)境等因素的制約，并且需要相應的硬件支持。成本較高。同步精度在μs級。
6.參考相量同步法受輸電線路參數和電氣量測量誤差的影響，其精度不能得到保證。
三.

發(fā)明內容
本發(fā)明的目的是提出一種數據量的同步采樣控制和數據傳輸方法，尤其是電力系統(tǒng)數據量的同步采樣控制和數據傳輸方法和相關的繼電保護方法和裝置，并基于FPGA(CPLD)實現的同步采樣控制和數據傳輸方法。尤其是提供一種納秒級的同步采樣控制方法及高速的數據傳輸通道。
本發(fā)明的目的是這樣實現的數據量的同步采樣控制和數據傳輸方法，由FPGA或CPLD控制A/D采樣，而同步采樣控制信號由信道解碼器輸出，采樣信號通過信道編碼器附加同步控制信號后送至對側解碼器，實現同步信號恢復和數據解碼；本發(fā)明可用于數字式電流差動保護是利用線路兩端電流的瞬時采樣值進行差動比較的。
本發(fā)明的同步采樣控制和數據傳輸方法，尤其是對于主從式結構的系統(tǒng)，主機側定時采樣，從機側受控于主機側并回傳采樣數據；數據采樣和數據傳輸的信道編碼方式采用同步和數據雙向傳輸，由主機的信道編碼器啟動數據傳輸脈沖，信道編碼器數據傳輸脈沖中設有輸出同步信號；從機使用此信號啟動數據采樣和數據傳輸；即在時刻Ts啟動從機采樣，在其余時段傳輸數據的。尤其是用于對電力系統(tǒng)數據量解碼的方法。
輸出同步信號是連續(xù)兩個寬度th(如＝3/4T)表示幀同步開始的信號，并在隨后的域中傳送應用層數據。
其中連續(xù)兩個寬度th(如＝3/4T)表示幀同步開始的信號，寬度為t0(＝1/4T)脈沖表示邏輯0，其中寬度為t1(＝1/4T)脈沖表示邏輯1；th--同步信號 tf--同步幀寬度 t0--邏輯0編碼 t1--邏輯1編碼，T--碼元寬度 Ts--同步時刻從機在接到編碼信號，從中恢復出同步信號DSYN和命令信息，并在DSYN的上升沿啟動ADC采樣，同時后啟動編碼器發(fā)送上一時刻采樣數據。
由FPGA或CPLD構建出中斷控制器，控制器的中斷源包括解碼器中斷和ADC中斷，可分別屏蔽；其中ADC中斷發(fā)生在ADC轉換結束且數據已被讀入ADC控制器后；解碼器中斷發(fā)生在解碼器將上一幀數據存入解碼器的雙口RAM中并且接收到新的同步信號之后。
本發(fā)明的特點1、利用一對光纖實現數據傳輸和同步采樣，成本低，可靠性好。
2、數據傳輸速率高，一個采樣周期內完成一次數據傳輸，時刻固定，無需插入時標，可以直接傳輸采樣數據，便于高層軟件進行深度分析。
3、自動計算信道傳輸延遲，同步精度不受信道物理長度影響，也不受外界條件影響。
4、采用基于FPGA的硬件實現，多部件并行運行實時性好。
5、基于VHDL硬件描述所構成的IP core容易移植到其他平臺。
6、納秒級的同步采樣控制方法及高速的數據傳輸通道。


圖1是本發(fā)明同步采樣控制的系統(tǒng)框2是本發(fā)明進行采樣信道編碼方案圖3是本發(fā)明基于FPGA的本發(fā)明與MCU系統(tǒng)連接示意圖具體實施方式
1、系統(tǒng)為主從式結構，主機側定時采樣，從機側受控于主機側并回傳采樣數據。圖中ADC_SYN為主側ADC啟動信號，ESYN為信道編碼器啟動數據傳輸脈沖。DSYN為信道解碼器輸出同步信號。從機使用使信號啟動ADC主機利用ESYN和DSYN計算信號延遲。LOCK為解碼器接收到有效編碼數據并鎖定。
2、信號編碼和解碼發(fā)明采用如圖2信道編碼方案進行采樣同步和數據傳輸圖2信道編碼圖中th--同步信號 tf--同步幀寬度 t0--邏輯0編碼 t1--邏輯1編碼T--碼元寬度 Ts--同步時刻編碼的高電平包含信息，連續(xù)兩個寬度th(＝3/4T)表示幀同步開始，并在隨后的域中傳送應用層數據，其中寬度為t0(＝1/4T)脈沖表示邏輯0，其中寬度為t1(＝1/4T)脈沖表示邏輯1。
3、同步采樣實現方法作為主機，在采樣定時器的控制下，在Ts時刻啟動編碼器發(fā)送包含同步信息的命令和配置數據幀到信道，主機ADC控制器在Ts時刻后延遲Δt啟動ADC采樣以補償信道延遲和軟件延遲。
從機在接到圖2所示的編碼信號，從中恢復出同步信號DSYN和命令信息，并在DSYN的上升沿啟動ADC采樣，同時后啟動編碼器發(fā)送上一時刻采樣數據。
4、中斷控制實現本發(fā)明由FPGA構建出中斷控制器，控制器的中斷源包括解碼器中斷和ADC中斷，可分別屏蔽。其中ADC中斷發(fā)生在ADC轉換結束且數據已被讀入ADC控制器后。解碼器中斷發(fā)生在解碼器將上一幀數據存入解碼器的雙口RAM中并且接收到新的同步信號之后。
具體實施時，基于FPGA的本發(fā)明與MCU系統(tǒng)按圖3連接作為主機時，MCU通過信道編碼器下發(fā)控制命令和配置參數，在ADC中斷時讀取本地ADC數據，在解碼器中斷中讀取對側從機發(fā)過來采樣數據并延遲兩個采樣間隔，送至高層軟件處理。
5、信道延遲計算本發(fā)明假設在傳輸過程中雙向傳輸路徑延遲一樣，即Δ2t＝t上行+t下行，取Δt＝(t上行+t下行)/2在主機側編碼器啟動時，利用ESYN啟動計時器，利用解碼器DSYN輸出結束信道計時器，計時器的計數值即為信道延遲2Δt。
6、信道狀況監(jiān)視本發(fā)明通過解碼器部件監(jiān)視接收信道上的數據碼流來監(jiān)視信道工作狀況，信道良好時向主控制器發(fā)送Lock信號表示信道鎖定，便于高層軟件根據信道工作狀況采取不同算法或控制策略。
7、FPGA或CPLD可以是各種可編程邏輯控制芯片，也包括可以實現此功能的AD芯片。
權利要求
1.同步采樣控制和數據傳輸方法，由FPGA或CPLD控制A/D采樣，其特征是設有同步采樣控制信號，同步采樣控制信號由信道解碼器輸出，采樣信號通過信道編碼器附加同步控制信號后送至對側解碼器，實現同步信號恢復和數據解碼。
2.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是對于主從式結構的系統(tǒng)，主機側定時采樣，從機側受控于主機側并回傳采樣數據；數據采樣和數據傳輸的信道編碼方式采用同步和數據雙向傳輸，由主機的信道編碼器啟動數據傳輸脈沖，信道編碼器數據傳輸脈沖中設有輸出同步信號；從機使用此信號啟動數據采樣和數據傳輸；即在時刻Ts啟動從機采樣，在其余時段傳輸數據的。
3.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是輸出同步信號是連續(xù)兩個寬度th表示幀同步開始的信號，并在隨后的域中傳送應用層數據。
4.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是其中連續(xù)兩個寬度th(如＝3/4T)表示幀同步開始的信號，寬度為t0(＝1/4T)脈沖表示邏輯0，其中寬度為t1(＝1/4T)脈沖表示邏輯1；th--同步信號 tf--同步幀寬度 t0--邏輯0編碼 t1--邏輯1編碼，T--碼元寬度 Ts--同步時刻。
5.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是從機在接到編碼信號，從中恢復出同步信號DSYN和命令信息，并在DSYN的上升沿啟動ADC采樣，同時后啟動編碼器發(fā)送上一時刻采樣數據。
6.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是由FPGA或CPLD構建出中斷控制器，控制器的中斷源包括解碼器中斷和ADC中斷，可分別屏蔽；其中ADC中斷發(fā)生在ADC轉換結束且數據已被讀入ADC控制器后；解碼器中斷發(fā)生在解碼器將上一幀數據存入解碼器的雙口RAM中并且接收到新的同步信號之后；LOCK為解碼器接收到有效編碼數據并鎖定。
7.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是主機使用同步信號啟動ADC并利用ESYN和DSYN計算信道延遲如在傳輸過程中雙向傳輸路徑延遲一樣，取Δt＝(t上行+t下行)/2在主機側編碼器啟動時，利用ESYN啟動計時器，利用解碼器DSYN輸出結束信道計時器，計時器的計數值即為信道延遲2Δt。
8.根據權利要求1所述的同步采樣控制和數據傳輸方法，其特征是利用FPGA或類似可編程器件實現同步采樣與傳輸方法1)主機側由采樣定時器啟動ADC采樣控制邏輯并綜合信道延遲，2)主機利用編碼器ESYN信號和解碼器DSYN計算信道延遲，3)從機側利用解碼器DSYN啟動ADC控制，4)從機在解碼器無輸入后自動轉為定時采樣。
全文摘要
同步采樣控制和數據傳輸方法，由FPGA或CPLD控制A/D采樣，設有同步采樣控制信號，同步采樣控制信號由信道解碼器輸出，采樣信號通過信道編碼器附加同步控制信號后送至對側解碼器，實現同步信號恢復和數據解碼。對于主從式結構的系統(tǒng)，主機側定時采樣，從機側受控于主機側并回傳采樣數據；數據采樣和數據傳輸的信道編碼方式采用同步和數據雙向傳輸，信道編碼器數據傳輸脈沖中設有輸出同步信號；從機使用此信號啟動數據采樣和數據傳輸；即在時刻Ts啟動從機采樣，在其余時段傳輸數據的。
文檔編號G08C19/16GK101075754SQ20071002243
公開日2007年11月21日 申請日期2007年5月18日 優(yōu)先權日2007年5月18日
發(fā)明者龐吉耀 申請人:南京力導科技股份有限公司