專利名稱：一種用于小衛(wèi)星地面測試的遙控信號模擬器及遙控信號模擬方法
技術領域：
本發(fā)明涉及衛(wèi)星測控領域，具體涉及一種用于小衛(wèi)星地面測試的遙控信號模擬器
及遙控信號模擬方法。
背景技術：
遙控信號產(chǎn)生裝置是小衛(wèi)星測試中一個重要組成設備，其性能的好壞，直接影響 小衛(wèi)星測試設備性能的優(yōu)劣和測試結果的準確性。目前，在小衛(wèi)星測試時，利用實際的遙控 信號產(chǎn)生裝置對小衛(wèi)星進行正常測試，但其測試效率低且程控不夠方便靈活，同時實際的 遙控信號產(chǎn)生裝置價格昂貴。故研制出一個能夠產(chǎn)生模擬衛(wèi)星的地面遙控信號的遙控信號 模擬器倍受關注，遙控信號模擬器的作用是在沒有實際遙控信號產(chǎn)生裝置時，模擬產(chǎn)生小 衛(wèi)星控制所需的遙控信號。 在小衛(wèi)星測試時，遙控信號模擬器的應用有許多優(yōu)勢，例如①對于沒有實際的遙 控信號產(chǎn)生裝置時，可以對小衛(wèi)星進行正常測試，能夠提高測試效率；②遙控信號模擬器輸 出信號的時刻，信號持續(xù)時間可程控，能夠具有較強的靈活性；③代替價格昂貴的實際的遙 控信號產(chǎn)生裝置，能夠具有較強的經(jīng)濟效益。

發(fā)明內(nèi)容
為了解決利用實際的遙控信號產(chǎn)生裝置在小衛(wèi)星地面測試時測試效率低和程控 不夠方便靈活且價格昂貴的問題，本發(fā)明提供了一種用于小衛(wèi)星地面測試的遙控信號模擬 器及遙控信號模擬方法。 本發(fā)明的一種用于小衛(wèi)星地面測試的遙控信號模擬器，它包括LVDS接口電路、 FPGA控制邏輯單元、隔離電路和信號驅(qū)動電路，LVDS接口電路包括LVDS接收電路和LVDS 發(fā)送電路，信號驅(qū)動電路包括OC信號驅(qū)動電路和P麗信號驅(qū)動電路，LVDS接收電路的信號 輸出端連接FPGA控制邏輯單元的信號輸入端，所述FPGA控制邏輯單元的0C_0UT信號輸出 端通過隔離電路連接到OC信號驅(qū)動電路的信號輸入端，所述FPGA控制邏輯單元的P麗J)UT 信號輸出端通過隔離電路連接到P麗信號驅(qū)動電路的信號輸入端，所述FPGA控制邏輯單元 的串行數(shù)據(jù)輸出端連接LVDS發(fā)送電路的信號輸入端。 本發(fā)明的一種用于小衛(wèi)星地面測試的遙控信號模擬方法，所述方法的過程為
外部LVDS信號經(jīng)LVDS接收電路輸入到FPGA控制邏輯單元，所述FPGA控制邏輯 單元對接收到的信號進行命令分解及處理，將命令分解的結果輸出至LVDS發(fā)送電路，使所 述LVDS發(fā)送電路發(fā)出LVDS信號，F(xiàn)PGA控制邏輯單元還將命令分解的結果經(jīng)隔離電路輸出 至信號驅(qū)動電路，使信號驅(qū)動電路輸出遙控信號，F(xiàn)PGA控制邏輯單元進行命令分解及處理 的過程具體為串/并轉換模塊接收LVDS接收電路發(fā)送的LVDS信號，并將所述LVDS信號 進行串/并轉換后獲得并行數(shù)據(jù)發(fā)送給命令處理模塊，所述命令處理模塊將所述并行數(shù)據(jù) 進行命令分解，當命令分解的結果為設置OC信號的脈寬參數(shù)時，命令處理模塊設置OC信號的脈寬參數(shù)并將所述脈寬參數(shù)送入oc信號產(chǎn)生狀態(tài)機的OC信號脈寬OC_PW信號寄存器； 當命令分解的結果為輸出OC輸出使能信號時，命令處理模塊設置OC使能信號OC_OUT EN 為l，使OC信號產(chǎn)生狀態(tài)機輸出OC輸出信號OCJ)UT ;當命令分解的結果為設置P麗信號的 脈寬參數(shù)時，命令處理模塊設置P麗信號的脈寬參數(shù)并將所述脈寬參數(shù)送入P麗信號產(chǎn)生 狀態(tài)機的P麗信號脈寬PWM_PM信號寄存器；當命令分解的結果為設置P麗信號的周期參數(shù) 時，命令處理模塊設置P麗信號的周期參數(shù)并將所述周期參數(shù)送入P麗信號產(chǎn)生狀態(tài)機的 P麗信號周期PW1LCYCLE信號寄存器；當命令分解的結果為輸出使能P麗信號時，命令處理 模塊設置使能P麗信號PWM_EN為1，使P麗信號產(chǎn)生狀態(tài)機輸出PWM_OUT信號；當命令分 解的結果為停止輸出P麗信號時，命令處理模塊輸出PWM停止輸出信號PWM_STOP為1的脈 沖信號至P麗信號產(chǎn)生狀態(tài)機，使P麗信號產(chǎn)生狀態(tài)機停止輸出PWM_OUT信號。
本發(fā)明的有益效果本發(fā)明的FPGA控制邏輯單元使輸出的遙控信號可程控，使將 本發(fā)明用于小衛(wèi)星地面測試時具有較強的靈活性，本發(fā)明可以代替價格昂貴的實際的遙控 信號產(chǎn)生裝置輸出用于小衛(wèi)星地面測試的遙控信號，不但提高了測試效率，還降低了測試 過程中的經(jīng)濟成本。


圖1是本發(fā)明的遙控信號模擬器的系統(tǒng)示意圖，圖2是本發(fā)明的OC信號驅(qū)動電路 4-1的電路示意圖，圖3是本發(fā)明的FPGA控制邏輯單元2的原理結構示意圖，圖4是本發(fā)明 的OC信號產(chǎn)生狀態(tài)機2-5的狀態(tài)遷移圖，圖5是本發(fā)明的P麗信號產(chǎn)生狀態(tài)機2-6的狀態(tài) 遷移圖。
具體實施例方式
具體實施方式
一 根據(jù)說明書附圖1具體說明本實施方式，本實施方式所述的一 種用于小衛(wèi)星地面測試的遙控信號模擬器，它包括LVDS接口電路1、FPGA控制邏輯單元2、 隔離電路3和信號驅(qū)動電路4， LVDS接口電路1包括LVDS接收電路1_1和LVDS發(fā)送電路 1-2，信號驅(qū)動電路4包括OC信號驅(qū)動電路4-1和P麗信號驅(qū)動電路4-2，
LVDS接收電路1-1的信號輸出端連接FPGA控制邏輯單元2的信號輸入端，所述 FPGA控制邏輯單元2的OC_OUT信號輸出端通過隔離電路3連接到OC信號驅(qū)動電路4_1的 信號輸入端，所述FPGA控制邏輯單元2的PWM_OUT信號輸出端通過隔離電路3連接到P麗 信號驅(qū)動電路4-2的信號輸入端，所述FPGA控制邏輯單元2的串行數(shù)據(jù)輸出端連接LVDS 發(fā)送電路1-2的信號輸入端，所述LVDS發(fā)送電路1-2的信號輸出端為LVDS信號輸出端，所 述0C信號驅(qū)動電路4-1的信號輸出端為OC輸出信號端，P麗信號驅(qū)動電路4-2的信號輸 出端為P麗信號輸出端。
具體實施方式
二 根據(jù)說明書附圖2具體說明本實施方式，本實施方式是對具體 實施方式一的進一步說明，具體實施方式
一中所述的OC信號驅(qū)動電路4-1包括第1級驅(qū)動 電路4-ll、三極管4-12和信號保護電路4-13，第1級驅(qū)動電路4-11的信號輸入端為OC信 號驅(qū)動電路4-1的信號輸入端，所述第1級驅(qū)動電路4-11的信號輸出端連接三極管4-12 的基極，所述三極管4-12的集電極連接信號保護電路4-13的信號輸入端，所述三極管4-12 的發(fā)射極接電源地，信號保護電路4-13的信號輸出端為OC輸出信號端。
具體實施方式
三根據(jù)說明書附圖2具體說明本實施方式，本實施方式是對具 體實施方式二的進一步說明，具體實施方式
二中所述的0C信號驅(qū)動電路4-1還包括電阻 4-14，所述電阻4-14串聯(lián)在第1級驅(qū)動電路4-11的信號輸出端和三極管4-12的基極之間。
本實施方式中，增加電阻4-14使通過三極管基極的電流滿足三極管的要求。
具體實施方式
四根據(jù)說明書附圖3具體說明本實施方式，本實施方式是對具體 實施方式一的進一步說明，具體實施方式
一中所述的FPGA控制邏輯單元2包括串/并轉換 模塊2-l、分頻模塊2-2、并/串轉換模塊2-3、命令處理模塊2-4、0C信號產(chǎn)生狀態(tài)機2_5和 P麗信號產(chǎn)生狀態(tài)機2-6， 串/并轉換模塊2-1的串行數(shù)據(jù)信號輸入端為FPGA控制邏輯單元2的信號輸入 端，所述串/并轉換模塊2-1的并行數(shù)據(jù)信號輸出端連接命令處理模塊2-4的并行數(shù)據(jù)信 號輸入端，所述命令處理模塊2-4的發(fā)送使能信號輸出端連接并/串轉換模塊2-3的發(fā)送 使能信號輸入端，所述命令處理模塊2-4的P麗信號控制端連接P麗信號產(chǎn)生狀態(tài)機2-6 的受控端，所述命令處理模塊2-4的0C信號控制端連接0C信號產(chǎn)生狀態(tài)機2-5的受控端， 分頻模塊2-2的時鐘信號輸出端連接0C信號產(chǎn)生狀態(tài)機2-5的時鐘信號輸入端，OC信號產(chǎn) 生狀態(tài)機2-5的信號輸出端為0C_0UT信號輸出端，P麗信號產(chǎn)生狀態(tài)機2-6的信號輸出端 為PWM_0UT信號輸出端，并/串轉換模塊2-3的信號輸出端為FPGA控制邏輯單元2的串行 數(shù)據(jù)輸出端；串/并轉換模塊2-1的請求自檢信號輸出端連接命令處理模塊2-4的接收自 檢信號輸入端，所述命令處理模塊2-4的應答自檢信號輸出端連接串/并轉換模塊2-1的 接收應答自檢信號輸入端，分頻模塊2-2的信號輸入端為系統(tǒng)的公共時鐘信號輸入端。
具體實施方式
五根據(jù)說明書附圖3具體說明本實施方式，本實施方式是對具體 實施方式四的進一步說明，具體實施方式
四中所述的串/并轉換模塊2-1 ，用于將來自LVDS 接收電路1-1的時鐘信號RCLKJTL和數(shù)據(jù)信號RXD_TTL由串行數(shù)據(jù)轉換為寬度為8的并行 數(shù)據(jù)，并發(fā)送給命令處理模塊2-4;分頻模塊2-2，用于對系統(tǒng)的高速公共時鐘信號進行分 頻，還用于將分頻后獲得的時鐘信號發(fā)送給0C信號產(chǎn)生狀態(tài)機2-5 ;并/串轉換模塊2-3， 用于在接收到命令處理模塊2-4的發(fā)送的使能信號STAR乙TR有效時，將并/串轉換模塊 2-3內(nèi)預先存儲的寬度為8的并行數(shù)據(jù)轉換為串行數(shù)據(jù)TXDJTL，并將所述串行數(shù)據(jù)TXD_ TTL發(fā)送給LVDS發(fā)送電路1-2 ;命令處理模塊2_4，用于將串/并轉換模塊2_1送來的并行 數(shù)據(jù)進行命令分解，產(chǎn)生控制信號并輸出給OC信號產(chǎn)生狀態(tài)機2-5和P麗信號產(chǎn)生狀態(tài)機 2-6。 本實施方式中，串/并轉換模塊2-1、分頻模塊2-2、并/串轉換模塊2-3、命令處理 模塊2-4和P麗信號產(chǎn)生狀態(tài)機2-6還接收外部輸入的整個系統(tǒng)的公共時鐘信號。
本實施方式中，所述分頻模塊2-2是將系統(tǒng)的公共時鐘信號分頻，進而獲得滿足 OC信號產(chǎn)生狀態(tài)機2-5性能要求的低速時鐘信號。
具體實施方式
六本實施方式是基于具體實施方式
一所述的一種用于小衛(wèi)星地面 測試的遙控信號模擬器的遙控信號模擬方法，所述方法的過程為外部LVDS信號經(jīng)LVDS接 收電路1-1輸入到FPGA控制邏輯單元2，所述FPGA控制邏輯單元2對接收到的信號進行 命令分解及處理，將命令分解的結果輸出至LVDS發(fā)送電路1-2，使所述LVDS發(fā)送電路1_2 發(fā)出LVDS信號，F(xiàn)PGA控制邏輯單元2還將命令分解的結果經(jīng)隔離電路3輸出至信號驅(qū)動 電路4，使信號驅(qū)動電路4輸出遙控信號，F(xiàn)PGA控制邏輯單元2進行命令分解及處理的過程具體為串/并轉換模塊2-1接收LVDS接收電路1-1發(fā)送的LVDS信號，并將所述LVDS信 號進行串/并轉換后獲得并行數(shù)據(jù)發(fā)送給命令處理模塊2-4，所述命令處理模塊2-4將所 述并行數(shù)據(jù)進行命令分解，當命令分解的結果為設置OC信號的脈寬參數(shù)時，命令處理模塊 2-4設置0C信號的脈寬參數(shù)并將所述脈寬參數(shù)送入OC信號產(chǎn)生狀態(tài)機2-5的OC信號脈 寬OC—PW信號寄存器；當命令分解的結果為輸出OC輸出使能信號時，命令處理模塊2-4設 置OC使能信號OC_OUT_EN為1，使OC信號產(chǎn)生狀態(tài)機2-5輸出OC輸出信號OC_OUT ;當命 令分解的結果為設置P麗信號的脈寬參數(shù)時，命令處理模塊2-4設置P麗信號的脈寬參數(shù) 并將所述脈寬參數(shù)送入P麗信號產(chǎn)生狀態(tài)機2-6的P麗信號脈寬PWM_PM信號寄存器；當命 令分解的結果為設置P麗信號的周期參數(shù)時，命令處理模塊2-4設置P麗信號的周期參數(shù) 并將所述周期參數(shù)送入P麗信號產(chǎn)生狀態(tài)機2-6的P麗信號周期PWM_CYCLE信號寄存器； 當命令分解的結果為輸出使能P麗信號時，命令處理模塊2-4設置使能P麗信號PWM_EN為 1，使P麗信號產(chǎn)生狀態(tài)機2-6輸出P麗J)UT信號；當命令分解的結果為停止輸出P麗信號 時，命令處理模塊2-4輸出P麗停止輸出信號PWM_STOP為1的脈沖信號至P麗信號產(chǎn)生狀 態(tài)機2-6，使P麗信號產(chǎn)生狀態(tài)機2-6停止輸出P麗J)UT信號。
具體實施方式
七根據(jù)說明書附圖4具體說明本實施方式，本實施方式是對具體 實施方式六的進一步說明，具體實施方式
六中所述的OC信號產(chǎn)生狀態(tài)機2-5包括四個狀 態(tài)空閑狀態(tài)、檢測OC時鐘信號0C_CLK上升沿狀態(tài)、計數(shù)器加1且輸出置1狀態(tài)和數(shù)值判 別狀態(tài)； 初始時，OC信號產(chǎn)生狀態(tài)機2-5處于空閑狀態(tài)，計數(shù)器Count清0， OC輸出信號 OC—OUT置0 ; 在空閑狀態(tài)，檢測命令處理處理模塊2-4輸出的OC使能信號0C_0UT_EN，當檢測到 OC使能信號0C_0UT_EN的上升沿時，進入檢測OC時鐘信號0C_CLK上升沿狀態(tài)；
在檢測OC時鐘信號0C_CLK上升沿狀態(tài)，檢測分頻模塊2-2輸出的OC時鐘信號 0C_CLK，當檢測到OC時鐘信號0C_CLK的上升沿時，進入計數(shù)器加1且輸出置1狀態(tài)；
在計數(shù)器加1且輸出置1狀態(tài)，計數(shù)器Count加1，且將OC輸出信號0C_0UT置1， 進入數(shù)值判別狀態(tài)； 在數(shù)值判別狀態(tài)，對比計數(shù)器Count中的數(shù)值與OC信號脈寬0C_PW值，當計數(shù)器 Count中的數(shù)值小于OC信號脈寬0C_PW值時，進入檢測OC時鐘信號0C_CLK上升沿狀態(tài)，否 則轉換到初始的空閑狀態(tài)。
具體實施方式
八根據(jù)說明書附圖5具體說明本實施方式，本實施方式是對具體 實施方式六的進一步說明，具體實施方式
六中所述的P麗信號產(chǎn)生狀態(tài)機2-6包括六個狀 態(tài)空閑狀態(tài)、第一數(shù)值判別狀態(tài)、計數(shù)器加1且輸出置1狀態(tài)、第二數(shù)值判別狀態(tài)、計數(shù)器 加1且輸出置0狀態(tài)和檢測停止輸出信號上升沿狀態(tài)， 初始時，P麗信號產(chǎn)生狀態(tài)機2-6處于空閑狀態(tài)，計數(shù)器Count清O，P麗輸出信號 P麗—0UT置0 ; 在空閑狀態(tài)，檢測命令處理處理模塊2-4輸出的P麗使能信號PWM_EN的上升沿， 當檢測到P麗使能信號P麗—EN的上升沿時，進入第一數(shù)值判別狀態(tài)； 在第一數(shù)值判別狀態(tài)，對比計數(shù)器Count中的數(shù)值與P麗信號脈寬PWM_PW值，當 計數(shù)器Count中的數(shù)值小于P麗信號脈寬PW1LPW值時，進入計數(shù)器加1且輸出置1狀態(tài)，
8當計數(shù)器Count中的數(shù)值大于或等于P麗信號脈寬PW1LPW值時，進入第二數(shù)值判別狀態(tài)；
在計數(shù)器加1且輸出置1狀態(tài)，計數(shù)器Count加l，P麗輸出信號PWM_0UT置l，然后返回第一數(shù)值判別狀態(tài)； 在第二數(shù)值判別狀態(tài)，對比計數(shù)器Count中的數(shù)值與P麗信號周期PWM_CYCLE值，當計數(shù)器Count中的數(shù)值小于P麗信號周期PWM_CYCLE值時，進入計數(shù)器加1且輸出置0狀態(tài)，當計數(shù)器Count值大于或等于P麗信號周期PWM_CYCLE值時，進入檢測停止輸出信號上升沿狀態(tài)； 在計數(shù)器加1且輸出置O狀態(tài)，計數(shù)器Count加l，P麗輸出信號PWM_0UT置O，然后返回第二數(shù)值判別狀態(tài)； 在檢測停止輸出信號上升沿狀態(tài)，檢測P麗停止輸出信號PWM_ST0P的上升沿，當檢測到P麗停止輸出信號PTOLSTOP的上升沿時，返回空閑狀態(tài)，否則進入第一數(shù)值判別狀態(tài)。
權利要求
一種用于小衛(wèi)星地面測試的遙控信號模擬器，其特征在于它包括LVDS接口電路(1)、FPGA控制邏輯單元(2)、隔離電路(3)和信號驅(qū)動電路(4)，LVDS接口電路(1)包括LVDS接收電路(1-1)和LVDS發(fā)送電路(1-2)，信號驅(qū)動電路(4)包括OC信號驅(qū)動電路(4-1)和PWM信號驅(qū)動電路(4-2)，LVDS接收電路(1-1)的信號輸出端連接FPGA控制邏輯單元(2)的信號輸入端，所述FPGA控制邏輯單元(2)的OC_OUT信號輸出端通過隔離電路(3)連接到OC信號驅(qū)動電路(4-1)的信號輸入端，所述FPGA控制邏輯單元(2)的PWM_OUT信號輸出端通過隔離電路(3)連接到PWM信號驅(qū)動電路(4-2)的信號輸入端，所述FPGA控制邏輯單元(2)的串行數(shù)據(jù)輸出端連接LVDS發(fā)送電路(1-2)的信號輸入端。
2. 根據(jù)權利要求l所述的一種用于小衛(wèi)星地面測試的遙控信號模擬器，其特征在于OC 信號驅(qū)動電路(4-1)包括第1級驅(qū)動電路(4-11)、三極管(4-12)和信號保護電路(4-13)， 所述第1級驅(qū)動電路(4-11)的信號輸出端連接三極管(4-12)的基極，所述三極管(4-12) 的集電極連接信號保護電路(4-13)的信號輸入端，所述三極管(4-12)的發(fā)射極接電源地。
3. 根據(jù)權利要求2所述的一種用于小衛(wèi)星地面測試的遙控信號模擬器，其特征在于0C 信號驅(qū)動電路(4-1)還包括電阻(4-14)，所述電阻(4-14)串聯(lián)在第1級驅(qū)動電路(4-11) 的信號輸出端和三極管(4-12)的基極之間。
4. 根據(jù)權利要求1所述的一種用于小衛(wèi)星地面測試的遙控信號模擬器，其特征在 于FPGA控制邏輯單元(2)包括串/并轉換模塊(2-l)、分頻模塊(2-2)、并/串轉換模塊 (2-3)、命令處理模塊(2-4)、0C信號產(chǎn)生狀態(tài)機(2-5)和P麗信號產(chǎn)生狀態(tài)機(2-6)，串/并轉換模塊(2-1)的并行數(shù)據(jù)信號輸出端連接命令處理模塊(2-4)的并行數(shù)據(jù) 信號輸入端，所述命令處理模塊(2-4)的發(fā)送使能信號輸出端連接并/串轉換模塊(2-3) 的發(fā)送使能信號輸入端，所述命令處理模塊(2-4)的P麗信號控制端連接P麗信號產(chǎn)生狀 態(tài)機(2-6)的受控端，所述命令處理模塊(2-4)的OC信號控制端連接OC信號產(chǎn)生狀態(tài)機 (2-5)的受控端，分頻模塊(2-2)的時鐘信號輸出端連接OC信號產(chǎn)生狀態(tài)機(2-5)的時鐘 信號輸入端；串/并轉換模塊(2-1)的請求自檢信號輸出端連接命令處理模塊(2-4)的接 收自檢信號輸入端，所述命令處理模塊(2-4)的應答自檢信號輸出端連接串/并轉換模塊 (2-1)的接收應答自檢信號輸入端。
5. 根據(jù)權利要求4所述的一種用于小衛(wèi)星地面測試的遙控信號模擬器，其特征在于 串/并轉換模塊(2-l)，用于將來自LVDS接收電路(1-1)的時鐘信號RCLKJTL和數(shù)據(jù)信號RXD_TTL由串行數(shù)據(jù)轉換為寬度為8的并行數(shù)據(jù)，并發(fā)送給命令處理模塊(2-4);分頻模塊(2-2)，用于對系統(tǒng)的高速公共時鐘信號進行分頻，還用于將分頻后獲得的時 鐘信號發(fā)送給OC信號產(chǎn)生狀態(tài)機(2-5);并/串轉換模塊(2-3)，用于在接收到命令處理模塊(2-4)的發(fā)送的使能信號START_ TR有效時，將并/串轉換模塊(2-3)內(nèi)預先存儲的寬度為8的并行數(shù)據(jù)轉換為串行數(shù)據(jù) TXDJTL，并將所述串行數(shù)據(jù)TXDJTL發(fā)送給LVDS發(fā)送電路(1-2);命令處理模塊(2-4)，用于將串/并轉換模塊(2-1)送來的并行數(shù)據(jù)進行命令分解，產(chǎn) 生控制信號并輸出給OC信號產(chǎn)生狀態(tài)機(2-5)和P麗信號產(chǎn)生狀態(tài)機(2-6)。
6. 基于權利要求1所述的一種用于小衛(wèi)星地面測試的遙控信號模擬器的遙控信號模 擬方法，其特征在于所述方法的過程為外部LVDS信號經(jīng)LVDS接收電路(1-1)輸入到FPGA控制邏輯單元(2)，所述FPGA控制 邏輯單元(2)對接收到的信號進行命令分解及處理，將命令分解的結果輸出至LVDS發(fā)送電 路(l-2)，使所述LVDS發(fā)送電路(1-2)發(fā)出LVDS信號，F(xiàn)PGA控制邏輯單元(2)還將命令分 解的結果經(jīng)隔離電路(3)輸出至信號驅(qū)動電路(4)，使信號驅(qū)動電路(4)輸出遙控信號，F(xiàn)PGA控制邏輯單元(2)進行命令分解及處理的過程具體為串/并轉換模塊(2-1)接 收LVDS接收電路(1-1)發(fā)送的LVDS信號，并將所述LVDS信號進行串/并轉換后獲得并行 數(shù)據(jù)發(fā)送給命令處理模塊(2-4)，所述命令處理模塊(2-4)將所述并行數(shù)據(jù)進行命令分解，當命令分解的結果為設置OC信號的脈寬參數(shù)時，命令處理模塊(2-4)設置OC信號的 脈寬參數(shù)并將所述脈寬參數(shù)送入OC信號產(chǎn)生狀態(tài)機(2-5)的0C信號脈寬0C—PW信號寄存 器；當命令分解的結果為輸出OC輸出使能信號時，命令處理模塊(2-4)設置OC使能信號 OC_OUT_EN為1，使OC信號產(chǎn)生狀態(tài)機(2-5)輸出OC輸出信號OC_OUT ;當命令分解的結果為設置P麗信號的脈寬參數(shù)時，命令處理模塊(2-4)設置P麗信號 的脈寬參數(shù)并將所述脈寬參數(shù)送入P麗信號產(chǎn)生狀態(tài)機(2-6)的P麗信號脈寬PWM_PM信 號寄存器；當命令分解的結果為設置P麗信號的周期參數(shù)時，命令處理模塊(2-4)設置P麗信號 的周期參數(shù)并將所述周期參數(shù)送入P麗信號產(chǎn)生狀態(tài)機(2-6)的P麗信號周期PWM_CYCLE 信號寄存器；當命令分解的結果為輸出使能P麗信號時，命令處理模塊(2-4)設置使能P麗信號 PWM_EN為1，使P麗信號產(chǎn)生狀態(tài)機(2-60輸出PWM_OUT信號；當命令分解的結果為停止輸出P麗信號時，命令處理模塊(2-4)輸出P麗停止輸出信 號PWM_STOP為1的脈沖信號至P麗信號產(chǎn)生狀態(tài)機(2-6)，使P麗信號產(chǎn)生狀態(tài)機(2-6) 停止輸出P麗J)UT信號。
7. 根據(jù)權利要求6所述的一種用于小衛(wèi)星地面測試的遙控信號模擬方法，其特征在于 OC信號產(chǎn)生狀態(tài)機(2-5)包括四個狀態(tài)空閑狀態(tài)、檢測OC時鐘信號OC_CLK上升沿狀態(tài)、 計數(shù)器加1且輸出置1狀態(tài)和數(shù)值判別狀態(tài)；初始時，OC信號產(chǎn)生狀態(tài)機(2-5)處于空閑狀態(tài)，計數(shù)器Count清0， OC輸出信號0C_ OUT置0 ;在空閑狀態(tài)，檢測命令處理處理模塊(2-4)輸出的OC使能信號0C_0UT_EN，當檢測到 OC使能信號0C_0UT_EN的上升沿時，進入檢測OC時鐘信號0C_CLK上升沿狀態(tài)；在檢測OC時鐘信號0C_CLK上升沿狀態(tài)，檢測分頻模塊(2-2)輸出的OC時鐘信號0C_ CLK，當檢測到OC時鐘信號0C_CLK的上升沿時，進入計數(shù)器加1且輸出置1狀態(tài)；在計數(shù)器加1且輸出置1狀態(tài)，計數(shù)器Count加l，且將OC輸出信號0CJ)UT置l，進入 數(shù)值判別狀態(tài)；在數(shù)值判別狀態(tài)，對比計數(shù)器Count的數(shù)值與OC信號脈寬0C_PW值，當計數(shù)器Count 的數(shù)值小于OC信號脈寬0C_PW值時，進入檢測OC時鐘信號0C_CLK上升沿狀態(tài)，否則轉換 到初始的空閑狀態(tài)。
8. 根據(jù)權利要求6所述的一種用于小衛(wèi)星地面測試的遙控信號模擬方法，其特征在于 P麗信號產(chǎn)生狀態(tài)機(2-6)包括六個狀態(tài)空閑狀態(tài)、第一數(shù)值判別狀態(tài)、計數(shù)器加1且輸出置1狀態(tài)、第二數(shù)值判別狀態(tài)、計數(shù)器加1且輸出置0狀態(tài)和檢測停止輸出信號上升沿狀 態(tài)，初始時，P麗信號產(chǎn)生狀態(tài)機(2-6)處于空閑狀態(tài)，計數(shù)器Count清0， P麗輸出信號 P麗—0UT置0 ;在空閑狀態(tài)，檢測命令處理處理模塊(2-4)輸出的P麗使能信號PW1LEN的上升沿，當 檢測到P麗使能信號P麗—EN的上升沿時，進入第一數(shù)值判別狀態(tài)；在第一數(shù)值判別狀態(tài)，對比計數(shù)器Count的數(shù)值與P麗信號脈寬PWM_PW值，當計數(shù)器 Count的數(shù)值小于P麗信號脈寬PW1LPW值時，進入計數(shù)器加1且輸出置1狀態(tài)，當計數(shù)器 Count的數(shù)值大于或等于P麗信號脈寬PWM_PW值時，進入第二數(shù)值判別狀態(tài)；在計數(shù)器加1且輸出置1狀態(tài)，計數(shù)器Count加l，P麗輸出信號PWM_0UT置l，然后返 回第一數(shù)值判別狀態(tài)；在第二數(shù)值判別狀態(tài)，對比計數(shù)器Count的數(shù)值與PWM信號周期PWM_CYCLE值，當計數(shù) 器Count的數(shù)值小于P麗信號周期PWM_CYCLE值時，進入計數(shù)器加1且輸出置0狀態(tài)，當計 數(shù)器Count值大于或等于P麗信號周期PTOLCYCLE值時，進入檢測停止輸出信號上升沿狀 態(tài)；在計數(shù)器加1且輸出置0狀態(tài)，計數(shù)器Count加l，P麗輸出信號PWM_0UT置O，然后返 回第二數(shù)值判別狀態(tài)；在檢測停止輸出信號上升沿狀態(tài)，檢測P麗停止輸出信號PTOLSTOP的上升沿，當檢測 到P麗停止輸出信號PTOLSTOP的上升沿時，返回空閑狀態(tài)，否則進入第一數(shù)值判別狀態(tài)。
全文摘要
一種用于小衛(wèi)星地面測試的遙控信號模擬器及遙控信號模擬方法，它涉及衛(wèi)星測控領域。它解決了利用實際的遙控信號產(chǎn)生裝置在小衛(wèi)星地面測試時測試效率低和程控不夠方便靈活且價格昂貴的問題，本發(fā)明的遙控信號模擬器包括LVDS接口電路、FPGA控制邏輯單元、隔離電路和信號驅(qū)動電路，LVDS接口電路包括LVDS接收電路和LVDS發(fā)送電路，信號驅(qū)動電路包括OC信號驅(qū)動電路和PWM信號驅(qū)動電路；本發(fā)明的遙控信號模擬方法為FPGA控制邏輯單元中的OC信號產(chǎn)生狀態(tài)機包括四個狀態(tài)，PWM信號產(chǎn)生狀態(tài)機包括六個狀態(tài)。本發(fā)明適用于小衛(wèi)星地面測試。
文檔編號G08C17/00GK101770684SQ200910312610
公開日2010年7月7日 申請日期2009年12月30日 優(yōu)先權日2009年12月30日
發(fā)明者劉兆慶, 劉旺, 彭喜元, 梁軍, 趙光權, 馬云彤 申請人:哈爾濱工業(yè)大學