專利名稱：非易失半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失半導體存儲器，特別被用于NOR型快閃EEPROM。
NOR型快閃EEPROM具有3個基本模式，即，編程模式，擦除模式，讀模式。例如，在編程模式中，進行使存儲器單元的閾值電壓上升到規(guī)定值(例如，5.5V)以上的值的動作，在擦除模式中，進行將存儲器單元的閾值電壓設(shè)定在規(guī)定范圍(例如，0.5～3.0V的范圍)內(nèi)的動作。
另外，在具有自編程功能(auto program function)以及自擦除功能(auto erase function)的NOR型快閃EEPROM的情況下，例如，在編程模式中，檢查存儲器單元的閾值電壓是否在5.5V以上，在存儲器單元的閾值電壓達到5.5V以上之前自動地再次進行編程(重寫)，在擦除模式中，檢查存儲器單元的閾值電壓是否在0.5～3.0V的范圍內(nèi)，在存儲器單元的閾值電壓達到其范圍內(nèi)的值之前自動地進行規(guī)定的動作。


圖1展示了以往的NOR型快閃EEPROM的主要部分。
存儲器單元陣列11由多塊構(gòu)成。各塊在字線(輸入側(cè))和位線(輸出側(cè))之間具有被連接成如NOR關(guān)系那樣的多個存儲器單元。
外部地址A0，A1，～A17，直接或者經(jīng)由地址寄存器12被輸入多路調(diào)制器13。地址計數(shù)器16生成內(nèi)部地址。多路調(diào)制器13將外部地址以及內(nèi)部地址之中的一方輸出給行譯碼器14以及列譯碼器15。
輸入數(shù)據(jù)經(jīng)由輸入輸出緩沖器17傳送給數(shù)據(jù)輸入寄存器18以及指令寄存器19。數(shù)據(jù)輸入寄存器18的數(shù)據(jù)經(jīng)由列譯碼器選擇電路20提供給存儲器單元。
指令寄存器19識別由地址以及數(shù)據(jù)組成的指令，與該指令對應地向地址寄存器12、多路調(diào)制器13、數(shù)據(jù)輸入寄存器18以及控制電路21輸出控制信號。
控制電路21根據(jù)從指令寄存器19輸出的控制信號，識別以下要執(zhí)行的動作模式。
電位發(fā)生電路22生成與動作模式對應的各種電位。由電位發(fā)生電路22生成的電位，在各動作模式中，被施加在存儲器單元的控制柵極以及位線上。
校驗電路23判斷是否確對被選擇出的存儲器單元進行了數(shù)據(jù)的編程或者擦除，將其判斷結(jié)果，即，將VERIOK輸出到控制電路21。
最終地址檢測電路24在輸出表示有無檢測到存儲器單元陣列11的各塊的最終地址的檢測信號AEND的同時，輸出表示有無檢測到存儲器單元陣列11的最終塊的檢測信號BEND。
記時器25計數(shù)對被選擇出的存儲器單元的編程次數(shù)或者擦除次數(shù)。記時器25在對被選擇出的存儲器單元的編程或者擦除達到規(guī)定次數(shù)時，向控制電路21輸出超時信號TIME OUT。
時鐘發(fā)生電路26，根據(jù)允許寫入信號/WE、芯片啟動信號/CE，允許輸出信號/OE等信號，產(chǎn)生控制快閃EEPROM的內(nèi)部動作的時鐘。
圖2展示了圖1的NOR型快閃EEPROM的存儲器單元陣列。另外，圖3至圖5展示了用圖2的虛線X包圍的部分的器件構(gòu)造。
在本例中，存儲器單元被形成在雙阱中，即，被形成在P型硅基板110內(nèi)的N型阱111內(nèi)的P型阱112內(nèi)。
在硅基板110上，作為元件分離絕緣膜，例如，形成有場氧化膜113。在包圍在場氧化膜113上的元件區(qū)域上形成具有作為控制柵極絕緣膜功能的硅氧化膜114。在硅氧化膜114上，形成浮動柵電極115，在浮動柵電極115上，通過硅氧化膜116形成控制柵電極(字線)117(WL)。
在浮動柵電極115以及控制柵電極117的兩側(cè)的硅基板110內(nèi)，形成N型源極區(qū)域121以及N型漏極區(qū)域122。在此，例如，全部的存儲器單元的源極區(qū)域(源極線SL)121如圖2所示被共通連接。
在存儲器單元MC上，形成完全覆蓋存儲器單元MC的硅氧化膜118。在硅氧化膜118上，設(shè)置有達到漏極區(qū)域122的接觸電極120。在硅氧化膜118，形成位線119(BL)。位線119經(jīng)由硅氧化膜118的接觸電極120與漏極區(qū)域122接觸。
接著，說明在上述NOR型快閃EEPROM中，在編程模式，讀模式，擦除模式的各模式時，給予存儲器單元的電位。
首先，在編程模式中，例如，將被選擇出的字線WL設(shè)定為Vpp(例如，10V左右的高電位)，將未選擇的字線WL設(shè)定為Vss(例如，0V)。另外，將連接進行“0”編程的存儲器單元(選擇出的單元)的位線BL設(shè)定為Vdp(例如，5V左右的電位)，將連接進行“1”編程(維持擦除狀態(tài))的存儲器單元(未選擇的單元)的位線BL設(shè)定為Vss(例如0V)。將源極線SL設(shè)定為Vss(例如，0V)。
這時，在選擇出的單元中，因為控制柵(字線)變?yōu)閂pp，漏極變?yōu)閂dp，源極變?yōu)閂ss，所以源極內(nèi)的電子被加速移動到漏極。該電子在漏極附近的溝道中變?yōu)榫哂懈吣芰康碾娮?熱電子)，并且，由于控制柵和溝道之間的電場作用移動到浮動柵內(nèi)。因而，在選擇出的單元中，其閾值電壓上升，進行“0”編程。
另一方面，在未選擇的單元中，因為控制柵(字線)為Vpp，漏極和源極都為Vss，所以在漏極和源極之間沒有電流流過。因而，在未選擇的單元中，其閾值電壓不上升，進行“1”編程(維持擦除狀態(tài))。
以下，在讀模式中，例如，將被選擇出的字線WL設(shè)定為Vcc(例如，5V左右的電位)，將未選擇的字線WL設(shè)定為Vss(例如，0V)。另外，連接變?yōu)樽x數(shù)據(jù)的對象的存儲器單元(選擇出的單元)的位線BL，在被預充電到Vd(例如，1V左右的電位)后被浮動。連接未成為讀數(shù)據(jù)的對象的存儲器單元(未選擇的單元)的位線BL被設(shè)定為Vss(例如，0V)。另外，源極線SL，被設(shè)定為Vss(例如，0V)。
可是，存儲“1”數(shù)據(jù)的存儲器單元(“1”狀態(tài)的單元)的閾值電壓比Vcc還低，存儲“0”數(shù)據(jù)的存儲器單元(“0”狀態(tài)的單元)的閾值電壓比Vcc還高。因此，如果設(shè)定被選擇的字線WL為Vcc，則“1”狀態(tài)的單元變?yōu)閷顟B(tài)，“0”狀態(tài)的單元變?yōu)榻刂範顟B(tài)。
因而，在“1”狀態(tài)的單元中電流流過，連接該單元的位線BL的電位減低到Vss。另一方面，因為在“0”狀態(tài)的單元中沒有電流流過，所以連接該單元的位線BL維持Vd。讀數(shù)據(jù)通過由讀出放大器檢出該位線電位BL的電位變化執(zhí)行。
以下說明在擦除模式時給存儲器單元的電位。
數(shù)據(jù)的擦除以塊單位進行，并且，對塊內(nèi)的存儲器單元同時進行。將擦除芯片內(nèi)的1個或者多個塊內(nèi)的存儲器單元的數(shù)據(jù)的模式稱為塊擦除模式，將擦除芯片內(nèi)的全部塊內(nèi)的存儲器單元的數(shù)據(jù)的模式稱為芯片擦除模式。
在擦除模式中，例如，將芯片內(nèi)的全部字線WL設(shè)定為Vss(例如，0V)，將被選擇出的塊內(nèi)的雙阱(P型阱以及N型阱)設(shè)定為Vee(例如，20V左右的高電位)，將未選擇的塊內(nèi)的雙阱設(shè)定為Vss(例如，0V)。進而，假設(shè)雙阱被設(shè)定在每個塊中。
這時，被選擇出的塊內(nèi)的存儲器單元，因為控制柵(字線)是Vss，雙阱(溝道)是Vee，所以在柵氧化膜上施加高電場。因此，在被選擇出的塊內(nèi)的存儲器單元中，由于FN隧道現(xiàn)象，浮動柵內(nèi)的電子移動到雙阱(溝道)。因而，在被選擇出的塊內(nèi)的存儲器單元中，其閾值電壓降低，變?yōu)椤?”狀態(tài)(進行擦除)。
另一方面，未選擇的塊內(nèi)的存儲器單元，因為控制柵(字線)以及雙阱(溝道)都被設(shè)定為Vss，所以并不在柵氧化膜上施加高電場。因而，在未選擇的塊內(nèi)的存儲器單元中，浮動柵內(nèi)的電子量沒有變化，即，閾值電壓沒有變化，數(shù)據(jù)并未擦除。
可是，在NOR型快閃EEPROM中，關(guān)于擦除模式，以往存在以下的問題。
塊內(nèi)的存儲器單元，由于制造工藝等原因，具有各自不同的擦除特性。另外，還存在變?yōu)椴脸龑ο蟮膲K內(nèi)的存儲器單元s的初始閾值電壓(initial-threshold voltage)不同的問題。
由于這種擦除特性和初始閾值電壓的離散性，進行塊擦除之后其塊內(nèi)的存儲器單元s的閾值電壓，每個單元都不一樣，具有電壓分布。因而，例如，在塊內(nèi)的全部存儲器單元的擦除結(jié)束時，即，在塊內(nèi)擦除特性最差的存儲器單元(擦除速度最慢的存儲器單元)的擦除結(jié)束時，存在塊內(nèi)擦除特性最好的存儲器單元(擦除速度最快的存儲器單元)變?yōu)檫^擦除狀態(tài)的情況。
所謂過擦除狀態(tài)，是指存儲器單元的閾值電壓變?yōu)樨撝?negativevalue)的狀態(tài)。這種存儲器單元的過擦除，在讀模式時產(chǎn)生重大問題。即，在讀模式中，如上所述，被選擇出的字線WL被設(shè)定為Vcc(例如，5V左右的電位)，未選擇的字線WL被設(shè)定為Vss(例如，0V)。
而后，將被連接在未選擇的字線WL上的全部存儲器單元為截止狀態(tài)，并且，將被連接在被選擇出的字線WL上的存儲器單元與其狀態(tài)(“1”或者“0”)相應地設(shè)定為導通或者截止狀態(tài)，通過檢出位線的電位變化進行讀數(shù)據(jù)。
但是，過擦除狀態(tài)的未選擇的存儲單元(閾值電壓為負值)，即使在其控制柵(字線)上施加Vss(0V)也不變?yōu)榻刂範顟B(tài)，而處于導通狀態(tài)。因而，發(fā)生連接過擦除狀態(tài)的未選擇存儲單元的位線BL的電位，時常由于放電(漏電)而降低，選擇出的單元即使是“0”狀態(tài)，也在位線上讀出“1”的讀錯誤。
作為防止這種存儲器單元的錯誤的技術(shù)，已知有在擦除順序上，擦除步驟肯定包含預編程步驟以及收斂步驟的擦除法。
進行預編程步驟的目的是，在擦除步驟之前，使成為擦除對象的存儲器單元s的閾值電壓一致，在擦除步驟之后，降低過擦除狀態(tài)的存儲器單元產(chǎn)生的幾率。進行收斂步驟的目的是，在過擦除狀態(tài)的存儲器單元產(chǎn)生時，對該存儲器單元進行弱編程，使過擦除狀態(tài)的存儲器單元的閾值電壓回到規(guī)定值以上，收斂擦除步驟后的閾值電壓分布。
進而，在預編程、擦除、收斂的任何一個動作中，當然都是在進行這些動作后，進行檢查這些動作是否完全進行的檢查動作。
在此，說明擦除編程的具體例子，圖6展示了擦除順序的一例，進而，在以下的說明中所使用的各電路展示在圖1中。
指令寄存器19確認擦除指令，并且，在確認執(zhí)行擦除動作的存儲器單元陣列11的塊時，控制電路21控制芯片內(nèi)的各電路的動作，以執(zhí)行圖6的擦除順序。
首先，在地址計數(shù)器16、記時器25等被復位后，對于被選擇出的塊內(nèi)的存儲器單元，執(zhí)行預編程步驟(步驟ST1～ST2)。
預編程步驟按照圖7的子程序所示的順序進行。
首先，地址計數(shù)器16的地址Add被設(shè)定位初始值“0”，并且，記時器25的數(shù)值(與進行編程步驟的次數(shù)對應)周期被設(shè)定為初始值“0”(步驟ST41～ST42)。另外，在電位發(fā)生電路22中，調(diào)整編程校驗P.V.的內(nèi)部電源(步驟ST43)。
其后，讀出根據(jù)地址Add選擇出的存儲器單元的數(shù)據(jù)(步驟ST44)。將根據(jù)地址Add選擇出的存儲器單元(選擇出的單元)的數(shù)據(jù)和編程數(shù)據(jù)“0”比較(步驟ST45)。
即，將成為可以判斷為編程狀態(tài)的閾值(threshold value)的下限的電位(編程校驗閾值)PVT1(例如，5.5V)設(shè)置為邊界值，如果選擇出的單元的閾值比邊界值還高的話，就將選擇出的單元的數(shù)據(jù)判定為“0”，如果選擇出的單元的閾值比邊界值還低的話，就將選擇出的單元的數(shù)據(jù)判定為“1”。
而后，當選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”不一致時，判斷為編程錯誤，對選擇出的單元執(zhí)行數(shù)據(jù)編程步驟(對浮動柵注入電子)。
該數(shù)據(jù)編程步驟，在達到預先設(shè)定的界限之前，在選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致之前，反復被執(zhí)行(步驟ST48～ST49)。
另外，在對選擇出的單元的編程次數(shù)周期(Cycle)達到預先設(shè)定的次數(shù)界限時，即使選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)不一致，也結(jié)束預編程步驟(步驟ST46)。
這種情況下，將表示發(fā)生編程錯誤的信號ERROR設(shè)定為“1”(步驟ST47)。
另一方面，如果選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致，則判斷為編程正常，通過使地址Add前進1步，對下一個地址所在的存儲器單元(選擇出的單元)，進行同樣的動作。這時，記時器25的數(shù)值被復位為初始值(步驟ST42、ST51)。
另外，在選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致的情況中，當?shù)刂稟dd是該塊內(nèi)的最終地址時，結(jié)束預編程步驟。這時，在選擇出的塊內(nèi)的存儲器單元的閾值電壓分布變?yōu)閳D8所示(步驟ST50)。
接著，識別表示編程錯誤的有無的信號ERROR是否是“1”，當編程錯誤已發(fā)生的情況下，即，當信號ERROR為“1”的情況下，結(jié)束擦除操作(步驟ST3)。
當確實執(zhí)行了預編程的情況下，即，當信號ERROR為“0”的情況下，執(zhí)行擦除步驟(步驟ST4)。
擦除步驟的進行順序如圖9的子程序所示。
首先，地址計數(shù)器16的地址Add被設(shè)定為初始值“0”，并且，記時器25的數(shù)值(與擦除次數(shù)對應)周期被設(shè)定為初始值“0”(步驟ST61～ST62)。另外，在電位發(fā)生電路22中，調(diào)整擦除校驗E.V.內(nèi)部電源(步驟ST63)。
其后，讀出根據(jù)地址Add選擇出的存儲器單元的數(shù)據(jù)(步驟ST64)。將根據(jù)地址Add選擇出的存儲器單元(選擇出的單元)的數(shù)據(jù)和預期值“1”比較(步驟ST65)。
即，將成為可以判斷擦除狀態(tài)的閾值(threshold value)的上限的電位(擦除校驗閾值)EVT1(例如，3.0V)作為邊界值，如果選擇出的單元的閾值比邊界值還高，就判斷為選擇出的單元的數(shù)據(jù)為“0”，如果選擇出的單元的閾值比邊界值還低，就判斷為選擇出的單元的數(shù)據(jù)為“1”。
而后，當選擇出的單元的數(shù)據(jù)和預期值不一致的情況下，判斷為擦除錯誤，對于選擇出的塊內(nèi)的全部存儲器單元，執(zhí)行數(shù)據(jù)擦除步驟(抽出浮動柵中的電子的動作)。
在此，對選擇出的塊內(nèi)的全部存儲器單元同時執(zhí)行數(shù)據(jù)擦除步驟，而這是快閃EEPROM中特有的動作。因而，即使對選擇出的單元以外已經(jīng)擦除結(jié)束的存儲器單元，仍進行數(shù)據(jù)擦除步驟。
該數(shù)據(jù)擦除步驟，在達到預先設(shè)定的次數(shù)界限之前，在選擇出的單元的數(shù)據(jù)和預期值“1”一致之前被反復進行(步驟ST66、ST68、ST69)。
另外，當對選擇出的單元的編程次數(shù)周期達到了預先設(shè)定的次數(shù)界限時，即使選擇出的單元的數(shù)據(jù)和預期值“1”不一致，仍結(jié)束擦除操作(步驟ST66)。
這種情況下，表示已發(fā)生擦除錯誤的信號ERROR被設(shè)定為“1”(步驟S67)。
另一方面，如果選擇出的單元的數(shù)據(jù)和預期值“1”一致，則判斷為擦除正常，通過使地址Add前進1步，對下一個地址所在的存儲器單元(選擇出的單元)進行同樣的動作。
這時，記時器25的數(shù)值，不被復位到初始值。這是因為擦除動作對全部存儲器單元進行的緣故(步驟ST71)。
另外，在選擇出的單元的數(shù)據(jù)和預期值“1”一致的情況中，當?shù)刂稟dd是該塊內(nèi)的最終地址時，結(jié)束擦除動作。這時，選擇出的塊內(nèi)的存儲器單元的閾值，例如，變?yōu)閳D10所示(步驟ST70)。
接著，識別表示擦除錯誤的有無的信號ERROR是否是“1”，當擦除錯誤發(fā)生的情況下，即當信號ERROR為“1”的情況下，結(jié)束擦除動作(步驟ST5)。
當確實執(zhí)行了擦除的情況下，即，當信號ERROR為“0”的情況下，執(zhí)行收斂步驟(步驟ST6)。
收斂步驟的順序按照圖11所示的子程序進行。
首先，地址計數(shù)器16的地址(只選擇列，行全部為未選擇)Add被設(shè)定為初始值，并且，記時器25的數(shù)值(與進行了收斂步驟的次數(shù)對應)周期被設(shè)定為初始值“0”(步驟ST81～ST82)。另外，在電位發(fā)生電路22中，調(diào)整用于泄漏檢驗LCK.的內(nèi)部電源(步驟ST83)。
其后，進行列泄漏檢驗(列電位的存儲器單元的泄漏檢驗)(步驟ST84)。
所謂列泄漏檢驗，是將全部的行(字線)作為未選擇狀態(tài)，將1列作為選擇狀態(tài)，檢驗流過該被選擇出的列的泄漏電流，判斷過擦除狀態(tài)的存儲器單元是否存在的檢驗。
即，如果被選擇出的列的全部存儲器單元合計的泄漏電流比基準值還少，則判斷為該被選擇出的列的數(shù)據(jù)是“0”，如果被選擇出的列的全部存儲器單元的合計的泄漏電流比基準值還多，則判斷為該被選擇出的列的數(shù)據(jù)是“1”。
在此，基準值可以置換為存儲器單元的閾值(threshold value)?？傊?，將該閾值設(shè)定為過擦除校驗閾值OEVT。過擦除校驗閾值OEVT例如被設(shè)定為0.5V左右。這是因為泄漏電流在閾值比0.5V還低的存儲器單元中產(chǎn)生的緣故。
而后，比較被選擇出的列的數(shù)據(jù)和預期值“0”(步驟ST85)。
當被選擇出的列的數(shù)據(jù)和預期值“0”不一致的情況下，判斷為收斂失敗，對被選擇出的列內(nèi)的全部存儲器單元同時執(zhí)行本收斂步驟(去掉過擦除狀態(tài)的動作)。
收斂步驟也可以稱為弱編程步驟。所謂弱編程步驟，是與通常的編程步驟相比，設(shè)定更低的給被選擇出的存儲器單元的控制柵(字線)的電位的編程操作。在弱編程步驟中，例如，被選擇出的字線被設(shè)定為Vpw(例如，不到10V的電位)。
該收斂步驟，在達到預先設(shè)定的次數(shù)界限之前，在被選擇出的列的數(shù)據(jù)和預期值“0”一致之前，被反復進行(步驟ST86，ST88，ST89)。
另外，當針對被選擇出的列的編程次數(shù)周期達到預先設(shè)定的次數(shù)界限時，即使被選擇出的列的數(shù)據(jù)和預期值“0”不一致，仍然結(jié)束收斂步驟(步驟ST86)。
這種情況下，將表示收斂未完全進行的信號ERROR設(shè)定為“1”(步驟ST87)。
另一方面，如果被選擇出的列的數(shù)據(jù)和預期值“0”一致，則對被選擇出的列的全部存儲器單元判斷為收斂正常，通過使地址Add前進1步，對下一列存儲器單元進行同樣的動作(步驟ST91)。
另外，在被選擇出的列的數(shù)據(jù)和預期值“0”一致的情況下中，當?shù)刂稟dd是選擇該塊內(nèi)的最終列的地址時，結(jié)束收斂步驟。
而后，如果有關(guān)全部列結(jié)束收斂步驟，則選擇出的塊內(nèi)的存儲器單元的閾值電壓分布，例如，變?yōu)閳D12所示(步驟ST90)。
接著，識別表示沒有完全進行收斂的信號ERROR是否為“1”，當信號ERROR為“1”的情況下，結(jié)束擦除動作(步驟ST7)。
另一方面，當信號ERROR為“0”的情況下，在電位發(fā)生電路22中，調(diào)整擦除校驗E.V.的內(nèi)部電源(步驟ST8)。
其后，讀出被選擇出的塊內(nèi)的全部存儲器單元的數(shù)據(jù)(步驟ST9)。將全部的存儲器單元的數(shù)據(jù)和預期值“1”比較(步驟ST10)。
即，將成為可以判斷擦除狀態(tài)的閾值的上限的電位(擦除校驗閾值)EVT1(例如，3.0V)作為邊界值，選擇出的單元的閾值如果比邊界值還高，則判斷為選擇出單元的數(shù)據(jù)為“0”，如果選擇出的單元的閾值比邊界值還低，則判斷為選擇出的單元的數(shù)據(jù)為“1”。
而后，當被選擇出的塊內(nèi)的全部存儲器單元的數(shù)據(jù)和預期值“1”一致的情況下，結(jié)束擦除動作。
另一方面，當被選擇出的塊內(nèi)的全部存儲器單元的數(shù)據(jù)和預期值“1”不一致的情況下，再次進行擦除動作。
這樣，在收斂步驟之后，進行擦除校驗的步驟是因為，還考慮到通過收斂步驟，存儲器單元的閾值電壓分布的上限，有可能再次超過擦除校驗閾值電位的上限電位EVT1的緣故。
可是，在NOR型快閃EEPROM中，例如，作為產(chǎn)品的可靠性試驗，對存儲器單元反復執(zhí)行數(shù)據(jù)編程和數(shù)據(jù)擦除的寫入(編程)/擦除測試。
該寫入/擦除測試的順序如圖13所示。即，在寫入/擦除周期的次數(shù)N達到最大值Nmax之前，除了反復進行數(shù)據(jù)編程和數(shù)據(jù)擦除這一點外，和上述的自動擦除順序相同?？傊幊滩襟E的子程序變?yōu)槿鐖D7所示，擦除步驟的子程序變?yōu)槿鐖D9所示，收斂步驟的子程序變?yōu)槿鐖D11所示。
如上所述，例如，在以往的NOR型快閃EEPROM中，在擦除動作和寫入/擦除測試中，為了防止過擦除狀態(tài)的存儲單元產(chǎn)生，在擦除順序中編入收斂步驟。
但是，該收斂步驟使存儲器單元的塊擦除(或者芯片擦除)的時間增加。
特別是在擦除之后，存儲器單元的閾值電壓分布過寬，過擦除狀態(tài)的存儲器單元產(chǎn)生很多時，必須對幾乎全部的位線(列)順序進行列泄漏校驗以及收斂步驟(弱編程)，塊擦除(或者芯片擦除)時間非常長。
例如，如果假設(shè)在由浮動柵對溝道抽出電子的擦除步驟中，需要約100[ms]，在收斂步驟中需要約1[s]，在對全部位的預編程步驟中需要約700[ms]的時間，則例如在擦除動作(預編程步驟、擦除步驟、收斂步驟)中至少需要1.8[s]時間。
另外，例如在快閃EEPROM中，如上所述，作為可靠性試驗，進行反復編程動作和擦除動作的寫入/擦除測試。在此，在擦除動作中，當然包含收斂步驟。
因而，例如，當反復進行1000次編程動作和擦除動作的情況下，每1塊需要1.8[s]×1000＝1800[s]時間，即，需要30分鐘的時間。
可是，由于檢驗成本與檢驗時間成比例，因而檢驗時間增加意味著檢驗成本增加。
假如，在寫入/擦除測試時，從擦除動作中去除收斂步驟，則是上述例子的情況，1次寫入/擦除周期的時間變?yōu)?.8[s]。因而，在反復進行1000次編程動作和擦除動作的情況下，每一塊需要0.8[s]×1000＝800[s]的時間。可以實現(xiàn)具有收斂步驟的情況下的一半以下的檢驗時間。
這樣，具有進行收斂步驟的擦除編程的快閃EEPROM與具有不進行收斂步驟的擦除順序的快閃EEPROM相比，檢驗時間成倍增加，使檢驗成本增大。
這種狀況，例如，在被低電壓化的NOR型快閃EEPROM中非常嚴重。即，被低壓化后，如果電源電壓Vcc，例如從5V降低到3V，則在寫數(shù)據(jù)時，加給被選擇出的字線的電位(讀電位)Vcc也降低。
讀電位Vcc下降，意味著必須將塊擦除后的存儲器單元的閾值電壓分布收斂在Vss(0V)和Vcc之間的狹窄范圍內(nèi)。
總之，這種情況下，例如，如圖14所示，因為成為擦除校驗的基準的擦除校驗閾值電位EVT1降低，所以如果假設(shè)塊擦除后的存儲器單元的閾值分布的寬度沒有變化，則其閾值電壓分布的下限閾值EVTL也降低。因而，其下限值EVTL大幅度低于上述的過擦除校驗閾值電位OEVT，在收斂步驟中，成為用于使該下限EVTL比過擦除校驗閾值電位還高的弱編程的對象的存儲器單元的數(shù)量增多，其結(jié)果，使檢驗時間增加。
本發(fā)明就是為了解決上述的缺點而提出的，其目的在于在有過擦除問題的快閃EEPROM中，通過提供在擦除動作時絕對不發(fā)生過擦除狀態(tài)的存儲器單元的新的擦除順序，從擦除動作中去除收斂步驟(弱編程)，實現(xiàn)縮短擦除動作的時間、以及通過縮短檢驗時間帶來的檢驗成本的降低。
本發(fā)明的非易失半導體存儲器具備控制電路，在擦除校驗時輸出第1控制信號；電位發(fā)生電路，根據(jù)第1控制信號，產(chǎn)生第1擦除校驗閾值或者比第1擦除校驗閾值還高的第2擦除校驗閾值；校驗電路，判斷根據(jù)第1或者第2擦除校驗閾值從存儲器單元讀出的數(shù)據(jù)的值，并且比較該數(shù)據(jù)的值和預期值來判斷擦除是否結(jié)束。而后，當電位發(fā)生電路產(chǎn)生第2擦除校驗閾值的情況下，擦除結(jié)束后的閾值電壓分布的下限比成為過擦除單元是否存在的基準的過擦除閾值還高。
本發(fā)明的非易失存儲器的擦除檢驗方法，將第1擦除校驗閾值作為EVT1，在使用第1擦除校驗閾值進行擦除校驗時，將擦除結(jié)束后得到的第1閾值電壓分布的下限作為EVTL，將比第1擦除校驗閾值還高的第2擦除校驗閾值作為EVT2，將成為過擦除塊是否現(xiàn)在的基準的過擦除校驗閾值作為OEVT，這種情況下，設(shè)定EVT2-EVT1≥OEVT-EVTL，并且，在對成為擦除的對象的存儲器單元進行擦除步驟之后，用第2擦除校驗閾值進行擦除校驗讀，判定從存儲器單元讀出的數(shù)據(jù)的值。而后，當用第2擦除校驗閾值進行擦除校驗讀的情況下，擦除結(jié)束后得到的第2閾值電壓分布的下限比過擦除校驗閾值還高。
圖1是展示以往的NOR型快閃EEPROM的圖。
圖2是展示圖1的存儲器單元陣列的圖。
圖3是展示用圖2的虛線X包圍的區(qū)域的器件構(gòu)造的圖。
圖4是沿著圖3的IV-IV線的斷面圖。
圖5是沿著圖3的V-V線的斷面圖。
圖6是展示以往的自動擦除順序的圖。
圖7是展示編程步驟的子程序的圖。
圖8是展示編程步驟后的單元s的閾值電壓分布的圖。
圖9是展示擦除步驟的子程序的圖。
圖10是展示擦除步驟后的單元s的閾值電壓分布的圖。
圖11的展示收斂步驟的子程序的圖。
圖12是展示收斂步驟后的單元s的閾值電壓分布的圖。
圖13是展示以往的編程測試順序的圖。
圖14是說明存儲器單元的過擦除的圖。
圖15是展示涉及本發(fā)明的NOR型快閃EEPROM的圖。
圖16是展示生成擦除校驗閾值的電路的圖。
圖17是展示圖16的電路的動作的波形圖。
圖18是展示生成編程校驗閾值的電路的圖。
圖19是展示圖18的電路的動作的波形圖。
圖20是說明本發(fā)明的原理的圖。
圖21是說明本發(fā)明的原理的圖。
圖22是說明本發(fā)明的原理的圖。
圖23是展示適用了本發(fā)明的自動擦除順序的圖。
圖24是展示編程步驟的子程序的圖。
圖25是展示編程步驟后的單元s的閾值電壓分布的圖。
圖26是展示擦除步驟的子程序的圖。
圖27是展示擦除步驟后的單元s的閾值電壓分布的圖。
圖28是展示適用了本發(fā)明的編程測試的順序的圖。
圖29是展示本發(fā)明的快閃存儲器的主要部分的方框圖。
圖30是展示圖29的電位生成電路的具體例的圖。
圖31是展示圖29的存儲器的動作的波形圖。
圖32是展示ATD電路的一部分的例子的圖。
圖33是展示ATD電路的另一部分的例子的圖。
圖34是展示脈沖發(fā)生電路的例子的圖。
圖35是展示運算放大器的例子的圖。
圖36是展示圖30的電位生成電路的變形例子的圖。
圖37是展示升壓器的變形例子的圖。以下，參照附圖詳細說明本發(fā)明的非易失半導體存儲器。
圖15展示了本發(fā)明的NOR型快閃EEPROM的主要部分。
存儲器單元陣列11由多個塊組成，各塊由NOR型存儲器單元構(gòu)成。
外部地址A0、A1、～A17，直接或者經(jīng)由地址寄存器12被輸入多路調(diào)制器13。地址計數(shù)器16生成內(nèi)部地址。多路調(diào)制器13將外部地址以及內(nèi)部地址的某一方提供給行譯碼器14以及列譯碼器15。
輸入數(shù)據(jù)經(jīng)由輸入輸出緩沖器17被給予數(shù)據(jù)寄存器18以及指令寄存器19。數(shù)據(jù)輸入寄存器18的數(shù)據(jù)經(jīng)由列選擇電路20提供給存儲器單元。
指令寄存器19識別由地址以及數(shù)據(jù)組成的指令，根據(jù)該指令向地址寄存器12、多路調(diào)制器13、數(shù)據(jù)輸入寄存器18以及控制電路21輸出控制信號。
控制電路21根據(jù)從指令寄存器19輸出的控制信號識別下一個應該執(zhí)行的動作模式。
電位發(fā)生電路22生成與動作模式對應的各種電位。由電位發(fā)生電路22生成的電位在各動作模式中被提供給存儲器的控制柵極以及位線。
本發(fā)明的特征在于擦除檢驗中的擦除校驗閾值(erase verifythreshoid value)，即，在擦除檢驗時提供給被選擇出的字線的讀電位上。即，控制電路21在擦除檢驗時將本發(fā)明特有的新型的控制信號MD提供給電位發(fā)生電路22。電位發(fā)生電路22可以根據(jù)該控制信號MD改變在擦除檢驗中的擦除校驗閾值，即，改變擦除檢驗時的讀電位。
同樣地，本發(fā)明的特征在于在編程校驗中的編程校驗閾值(program verify threshold value)，即，在編程校驗讀時，提供給被選擇出的字線的讀電位。即，控制電路21在編程校驗時將本發(fā)明特有的新型的控制信號MD提供給電位發(fā)生電路22。電位發(fā)生電路22可以根據(jù)該控制信號MD改變編程校驗中的編程校驗閾值，即，編程校驗時的讀電位。
檢驗電路23判斷是否確實對被選擇出的存儲器單元進行了數(shù)據(jù)的編程或者擦除，將其結(jié)果VERIOK的信號輸出給控制電路21。
最終地址檢出電路24在輸出表示有無檢出存儲器單元陣列11的各塊的最終地址的檢出信號AEND的同時，輸出表示有無檢出存儲器單元陣列11的最終塊的檢出信號BEND。
記時器25，計數(shù)對被選擇出的存儲器單元執(zhí)行了幾次數(shù)據(jù)的編程或者擦除。記時器25在對被選擇出的存儲器單元執(zhí)行的數(shù)據(jù)的編程或者擦除達到規(guī)定次數(shù)時，將超時信號TIME OUT輸出到控制電路21。
時鐘發(fā)生電路26根據(jù)允許寫入信號/WE、芯片啟動信號/CE、允許輸出信號/OE等信號，產(chǎn)生控制快閃EEPROM的內(nèi)部動作的時鐘。
圖16是展示被配置在圖15的電位發(fā)生電路22內(nèi)，生成擦除檢驗時提供給被選擇字線的電位的電路例子。
在運算放大器31、32的負輸入端子上輸入基準電位Vref。運算放大器31的輸出端子被連接在P溝道型MOS晶體管P1的柵上，運算放大器32的輸出端子被連接在N溝道型MOS晶體管N1的柵上。
2個MOS晶體管P1、N1被串聯(lián)連接在高電位一側(cè)的電源端子Vpp和低電位一側(cè)的電源端子Vss之間。這2個MOS晶體管P1、N1的連接節(jié)點(漏極)n1成為本電路的輸出端子。
在連接節(jié)點n1和低電位一側(cè)的電源端子Vss之間，串聯(lián)連接3個電阻R1、R2、R3和N溝道MOS晶體管N3。電阻R1和電阻R2的連接點n2被連接在運算放大器31、32的正側(cè)輸入端子上。
即，在本電路中，設(shè)定輸出節(jié)點n1的電位Vreg，使得基準電位Vref和連接節(jié)點n2的電位彼此相等。
電阻R2和電阻R3的連接點為連接節(jié)點n3。在連接節(jié)點n3和低電位一側(cè)的電源端子Vss之間，連接N溝道MOS晶體管N2。
另一方面，控制信號MD、EV被輸入到與非電路NA1中。與非電路NA1的輸出端子經(jīng)由倒相器I2被連接在MOS晶體管N2的柵上。另外，控制信號MD的反轉(zhuǎn)信號以及控制信號EV，被輸入與非電路NA2。與非電路NA2的輸出端子經(jīng)由倒相器I3被連接在MOS晶體管N3的柵上。
控制信號EV在擦除檢驗時變?yōu)椤?”。另外，在擦除檢驗時當控制信號MD變?yōu)椤?”時，因為MOS晶體管N2變?yōu)榻刂範顟B(tài)，MOS晶體管N3變?yōu)閷顟B(tài)，所以輸出信號Vreg變?yōu)閂ev1。另外，在擦除檢驗時當控制信號MD為“1”時，因為MOS晶體管N2為導通狀態(tài)，MOS晶體管N3為截止狀態(tài)，所以輸出信號Vreg變?yōu)閂ev2。
如圖17所示，Vev1和Vev2具有Vev1＜Vev2的關(guān)系。即，如果在節(jié)點n3和低電位一側(cè)電源端子Vss之間存在電阻R3，則Vreg變?yōu)閂ev1，如果在節(jié)點n3和低電位一側(cè)電源端子Vss之間沒有電阻R3，則Vreg變?yōu)楸萔ev1還高的Vev2。
圖18是展示被配置在圖15的電位發(fā)生電路內(nèi)，生成在編程校驗讀時提供給被選擇的字線的電位的電路例子。
在運算放大器33、34的負輸入端子上輸入基準電位Vref。運算放大器33的輸出端子被連接在P溝道型MOS晶體管P2的柵上，運算放大器34的輸出端子被連接在N溝道型MOS晶體管N4的柵上。
2個MOS晶體管P2、N4被串聯(lián)連接在高電位一側(cè)的電源端子Vpp和低電位一側(cè)的電源端子Vss之間。這2個MOS晶體管P2、N4的連接節(jié)點(漏極)n4為本電路的輸出端子。
在連接節(jié)點n4和低電位一側(cè)的電源端子Vss之間串聯(lián)連接有3個電阻R4、R5、R6和N溝道MOS晶體管N6。電阻R4和電阻R5的連接節(jié)點n5被連接在運算放大器33、34的正側(cè)輸入輸出端子上。
總之，在本電路中，設(shè)定輸出節(jié)點n4的電位Vreg使得基準電位Vref和連接節(jié)點n5的電位彼此相等。
電阻R5和電阻R6的連接點為連接節(jié)點n6。在連接節(jié)點n6和低電位一側(cè)的電源端子Vss之間連接N溝道MOS晶體管N5。
另一方面，控制信號MD、PV被輸入與非電路NA3。與非電路NA3的輸出端子經(jīng)由倒相器I5被連接在MOS晶體管N5的柵上。另外，控制信號MD的反轉(zhuǎn)信號以及控制信號PV被輸入與非電路NA4。與非電路NA4的輸出端子經(jīng)由倒相器I6被連接在MOS晶體管N6的柵上。
控制信號PV在編程校驗時成為“1”。另外，當在編程校驗時控制信號MD為“0”時，因為MOS晶體管N5成為截止狀態(tài)，MOS晶體管N6成為導通狀態(tài)，所以輸出信號Vreg成為Vpv1。另外，當在編程校驗時控制信號MD為“1”時，因為MOS晶體管N5成為導通狀態(tài)，MOS晶體管N6成為截止狀態(tài)，所以輸出信號Vreg成為Vpv2。
如圖19所示，Vpv1和Vpv2具有Vpv1＜Vpv2的關(guān)系。即，如果在節(jié)點n6和低電位一側(cè)電源端子Vss的之間有電阻R6，則Vreg成為Vpv1，如果在節(jié)點n6和低電位一側(cè)電源端子Vss之間沒有電阻R6，則Vreg成為比Vpv1還高的Vpv2。
進而，在圖15的電位發(fā)生電路22中，除了圖16以及圖18的電路之外，當然還配置有生成編程時的編程電位Vpp和擦除時的擦除電位Vee等的電路。特別，在采用在編程時使編程電位Vpp分階段變化的編程方法的情況下，例如將具有和圖16或者圖18相同的構(gòu)成的編程電位發(fā)生電路配置在電位發(fā)生電路22內(nèi)。
接著，說明圖15至圖19所示的使用NOR型快閃EEPROM的本發(fā)明的擦除動作的概念。
首先，作為前提條件，將以往的編程校驗閾值(program verifythreshoid value)設(shè)置為PVT1，將擦除校驗閾值設(shè)置為EVT1，將過擦除校驗閾值設(shè)置為OEVT。
在這種條件下，當進行塊擦除(芯片擦除)或者寫入/擦除測試的情況下，首先，如圖20所示，將塊內(nèi)的全部存儲器單元設(shè)置為“0”—編程狀態(tài)。這時，編程校驗閾值如果采用上述的前提條件，因為被設(shè)定為PVT1，所以塊內(nèi)的“0”狀態(tài)的存儲器單元的閾值電壓分布變?yōu)槿鐖D20所示。
此后，對塊內(nèi)的全部存儲器單元進行數(shù)據(jù)擦除。另外，在該擦除動作中的擦除校驗閾值，因為被設(shè)定為EVT1，所以擦除動作結(jié)束之后的塊內(nèi)的“1”狀態(tài)(擦除狀態(tài))的存儲器單元閾值電壓分布變?yōu)槿鐖D20所示?？傊?，假設(shè)塊內(nèi)擦除狀態(tài)的存儲器單元的閾值電壓分布上限為EVT1，下限為EVTL。
另一方面，過擦除校驗閾值因為被設(shè)定為OEVT，所以具有低于過擦除校驗閾值OEVT的閾值的存儲器單元被判斷為處于過擦除狀態(tài)(在圖20中用陰影線表示)。
因而，在以往，如圖21所示，對于閾值低于過擦除校驗閾值OEVT的存儲器單元，由收斂步驟進行弱編程。其結(jié)果，塊內(nèi)擦除狀態(tài)存儲器單元的閾值電壓分布的下限EVTL變?yōu)樵谶^擦除校驗閾值OEVT以上。
總之，在以往，因為有收斂步驟(弱編程)，所以編程擦除(或者芯片擦除)和寫入/擦除測試的時間增加。
因此，在本發(fā)明中，首先，如圖20所示，預先求擦除動作結(jié)束后的塊內(nèi)存儲器單元閾值電壓分布的下限EVTL和過擦除校驗閾值OEVT的差VH(＝OEVT-EVTL)。
而后，在對塊內(nèi)的存儲器單元進行數(shù)據(jù)擦除時，如圖22所示，將擦除校驗閾值EVT2設(shè)定為比EVT1只高VH的電位或者更高的電位。即，因為閾值電壓分布的形態(tài)(閾值電壓分布寬度)自身沒有變化，所以應該將擦除后進行的擦除校驗的擦除校驗閾值設(shè)定為EVT2，擦除動作結(jié)束后的塊內(nèi)存儲器單元閾值分布的下限EVTL必然在過擦除校驗閾值OEVT以上(圖22的實線)。
這樣，如果采用本發(fā)明，應該將擦除校驗閾值設(shè)定為滿足以下關(guān)系的EVT2，因為不會產(chǎn)生過擦除狀態(tài)的存儲器單元，因而具有不需要收斂步驟的效果。
EVT2≥EVT1+(OEVT-EVTL)另外，在本發(fā)明中，還可以根據(jù)動作模式切換這兩種擦除校驗閾值EVT1、EVT2。
如上所述，在擦除動作中因包含收斂步驟而產(chǎn)生的問題尤其在寫入/擦除測試時明顯。這是因為在寫入/擦除測試中，多次(例如1000次)反復進行編程和擦除的緣故。
因而，在通常動作中的擦除模式中，作為擦除校驗閾值，可以使用EVT1，在寫入/擦除測試中的擦除模式中，作為擦除校驗閾值，可以使用EVT2。因而，可以從寫入/擦除測試中的擦除動作中去除收斂步驟，可以實現(xiàn)因校驗時間縮短帶來的校驗成本的降低。
另外，在通常動作中的擦除模式中，作為擦除校驗閾值通過使用EVT1，并且進行收斂步驟，能很容易地將擦除后的存儲器單元的閾值分布收斂在Vss和Vcc之間，還可以與電源電壓Vcc的低電壓化對應。
可是，在將擦除校驗閾值設(shè)定為EVT2時，因為將在本發(fā)明的寫入/擦除測試時的隧道氧化膜的電荷通過量設(shè)置成和在通常動作時(以往的寫入/擦除測試時)的隧道氧化膜的電荷通過量相等，所以編程校驗閾值也從PVT1變更為用下式表示的電位PVT2。
PVT2≥PVT1+(OEVT-EVTL)＝PVT1+(EVT2-EVT1)總之，為了提高寫入/擦除測試(隧道氧化膜的耐久性校驗)的可靠性，需要將在寫入/擦除測試時通過隧道氧化膜的電荷量設(shè)置成和在通常動作時通過隧道氧化膜的電荷量相等。另一方面，通過隧道氧化膜的電荷量，實際上等于擦除狀態(tài)(“1”狀態(tài))存儲器單元的閾值和編程狀態(tài)(“0”狀態(tài))的存儲器單元的閾值的差。
因而，如果將寫入/擦除測試時的編程校驗閾值設(shè)定為PVT2，則如下所示，可以使在寫入/擦除測試時編程狀態(tài)的存儲器單元的閾值和擦除狀態(tài)的存儲器單元的閾值的差，即，讀狀態(tài)的存儲器單元的閾值電壓分布的下限PVT2和擦除狀態(tài)的存儲器單元的閾值電壓分布的上限EVT2的差，等于在通常動作時編程狀態(tài)的存儲器單元的閾值和擦除狀態(tài)存儲器的閾值的差，即編程狀態(tài)存儲器單元的閾值電壓分布的下限PVT1和擦除狀態(tài)存儲器單元的閾值電壓分布的上限EVT1的差。
PVT2-EVT2＝PVT1-EVT1這樣，在作為擦除校驗閾值使用EVT2時，如果作為編程校驗閾值使用PVT2，則在寫入/擦除測試時和通常動作時，因為實際上可以使通過存儲器單元的隧道氧化膜的電荷量相等，所以可以提高寫入/擦除測試(隧道氧化膜的耐久性校驗)的可靠性。
以下，說明適用于本發(fā)明的擦除順序。
圖23展示了適用于本發(fā)明的擦除順序的一例。
在以下說明中使用的各電路為圖15所示的電路。
首先，指令寄存器19識別擦除指令，并且，如果識別執(zhí)行擦除動作的存儲器單元陣列11的塊，則控制電路21控制芯片內(nèi)的各電路的動作，使得執(zhí)行圖23的擦除順序。
首先，在地址計數(shù)器16、記時器25等被復位之后，對被選擇出的塊內(nèi)的存儲器單元，執(zhí)行預編程步驟(步驟ST1～ST2)。
預編程步驟按照圖24的子程序所示的順序進行。
首先，由控制電路21將控制信號PV設(shè)定為“1”，并且，將控制信號MD設(shè)定為“1”。由此，編程校驗閾值(閾值)切換到PVT2(步驟ST40)。
另外，將地址計數(shù)器16的地址Add設(shè)定為初始值“0”，并且，將記時器25的數(shù)值(與編程次數(shù)對應)周期設(shè)定為初始值“0”(步驟ST41～ST42)。另外，在電位發(fā)生電路22中，調(diào)整編程校驗P.V.的內(nèi)部電源(步驟ST43)。
其后，讀出根據(jù)地址Add選擇出的存儲器單元的數(shù)據(jù)(步驟ST44)。將根據(jù)地址Add選擇出的存儲器單元(選擇出的單元)的數(shù)據(jù)和編程數(shù)據(jù)“0”比較(步驟ST45)。
即，將成為可以判斷為編程狀態(tài)的閾值下限的電位(編程校驗閾值)PVT2作為邊界值，如果選擇出的單元的閾值比邊界值還高，則判斷為選擇出單元的數(shù)據(jù)為“0”，如果選擇出單元的閾值比邊界值還低，則判斷選擇出的單元的數(shù)據(jù)為“1”。
而后，當選擇出單元的數(shù)據(jù)和編程數(shù)據(jù)“0”不一致的情況下，判斷為編程錯誤，對選擇出的單元實行數(shù)據(jù)編程步驟(對浮動柵注入電子)。
該數(shù)據(jù)編程步驟，在達到預先設(shè)定的次數(shù)界限之前，在選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致之前，被反復執(zhí)行(步驟ST48～ST49)。
另外，當對選擇出的單元的編程次數(shù)周期達到預先設(shè)定的次數(shù)界限時，即使選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)不一致，仍結(jié)束編程步驟(步驟ST46)。
這種情況下，將表示發(fā)生了編程錯誤的信號ERROR設(shè)定為“1”(步驟ST47)。
另一方面，如果選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致，則判斷為選擇出的單元的編程正常，通過使地址Add前進一步，對下一個地址所在的存儲器單元(選擇出的單元)進行同樣的動作。這時，記時器25的數(shù)值被復位為初始值(步驟ST42、ST51)。
另外，在選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致的情況中，在地址Add是該塊內(nèi)的最終地址時，結(jié)束預編程步驟。這時，選擇出的塊內(nèi)的存儲器單元的閾值分布如圖25所示(步驟ST50)。
以下，識別表示編程錯誤有無的信號ERROR是否為“1”，當發(fā)生編程錯誤的情況下，即，當信號ERROR為“1”的情況下，結(jié)束擦除動作(步驟ST3)。
當確實執(zhí)行了預編程的情況下，即，信號ERROR為“0”的情況下，執(zhí)行擦除步驟(步驟ST4)。
擦除步驟按照圖26的子程序所示的順序進行。
首先，由控制電路21將控制信號EV設(shè)定為“1”，并且，將控制信號MD設(shè)定為“1”。由此，擦除校驗閾值(閾值)切換到EVT2(步驟ST60)。
另外，將地址計數(shù)器16的地址Add設(shè)定為初始值“0”，并且，將記時器25的數(shù)值(與擦除次數(shù)對應)周期設(shè)定在初始值“0”(步驟(ST61～ST62)。另外，在電位發(fā)生電路22中，調(diào)整擦除校驗E.V.的內(nèi)部電源(步驟ST63)。
此后，讀出由地址Add選擇出的存儲器單元的數(shù)據(jù)(步驟ST64)。將根據(jù)地址Add選擇出的存儲器單元(以下，稱為選擇存儲器單元)的數(shù)據(jù)和初始值“1”比較(步驟ST65)。
即，將可以判斷為擦除狀態(tài)的成為閾值上限的電位(擦除校驗閾值)EVT2設(shè)置為邊界值，如果選擇出的單元的閾值比邊界值還高，則判斷為選擇出的單元的數(shù)據(jù)為“0”，如果選擇出的單元的閾值就比邊界值還低，則判斷為選擇出的單元的數(shù)據(jù)為“1”。
而后，當選擇出的單元的數(shù)據(jù)和期望值“1”不一致的情況下，判斷為擦除錯誤，對選擇出的塊內(nèi)的全部存儲器單元執(zhí)行數(shù)據(jù)擦除步驟(抽出浮動柵中的電子的動作)。
在此，雖然對選擇出的塊內(nèi)的全部存儲器單元執(zhí)行了數(shù)據(jù)的擦除，但這是在快閃EEPROM中特有的動作。因而，即使對選擇出的單元以外的已經(jīng)擦除結(jié)束的存儲器單元，也執(zhí)行數(shù)據(jù)擦除步驟。
該數(shù)據(jù)擦除步驟在達到預先設(shè)定的次數(shù)界限之前，在選擇出的單元的數(shù)據(jù)和預期值“1”一致之前，被反復執(zhí)行(步驟ST66、ST68、ST69)。
另外，當對選擇出的單元的編程次數(shù)周期達到預先設(shè)定的次數(shù)界限時，即使選擇出的單元的數(shù)據(jù)和預期值“1”不一致，仍結(jié)束擦除動作(步驟ST66)。
這種情況下，將表示發(fā)生了擦除錯誤的信號ERROR設(shè)定為“1”(步驟ST67)。
另一方面，如果選擇出的單元的數(shù)據(jù)和預期值“1”一致，則判斷為選擇出的單元的擦除正常，通過使地址Add前進1步，對下一個地址的存儲器單元(選擇出的單元)進行同樣的動作。這時，記時器25的數(shù)值，不被復位到預期值。這是因為擦除動作是對全部存儲器單元進行的緣故(步驟ST71)。
另外，在選擇出的單元的數(shù)據(jù)和預期值“1”一致的情況下，在地址Add是該塊內(nèi)的最終地址時，結(jié)束數(shù)據(jù)擦除步驟。這時，選擇出的塊內(nèi)的存儲器單元的閾值電壓分布例如如圖27所示。即，塊內(nèi)的“1”狀態(tài)的存儲器單元的閾值分布的下限，并沒有低于過擦除校驗閾值OEVT(步驟ST70)。
以下，識別表示擦除錯誤的有無的信號ERROR是否為“1”，當擦除錯誤發(fā)生的情況下，即，當信號ERROR為“1”的情況下，結(jié)束擦除動作(步驟ST5)。
當確實執(zhí)行了擦除的情況下，即，在信號ERROR為“0”的情況下，不進行收斂步驟，而結(jié)束擦除動作(步驟ST5)。
可是，本發(fā)明的擦除順序，如上所述，作為產(chǎn)品的可靠性試驗，反復進行編程操作和擦除操作的寫入/擦除測試非常有效。
即，在通常動作中，控制信號PV或者控制信號EV為“1”時，將控制信號MD設(shè)置為“0”，使用通常的編程校驗閾值PVT1或者擦除校驗閾值EVT1。另外，在寫入/擦除測試中，當控制信號PV或者控制信號EV為“1”時，將控制信號MD設(shè)置為“1”，使用PVT1或者比EVT1還高的編程校驗閾值PVT2或者擦除校驗閾值EVT2。
圖28展示了適用了本發(fā)明的寫入/擦除測試時的順序。
在以下的說明中使用的各電路展示在圖15中。
首先，地址計數(shù)器16、記時器25等被復位，在將寫入/擦除周期的次數(shù)N置位為“0”之后，對選擇出的塊內(nèi)的存儲器單元執(zhí)行編程步驟(ST1～ST2)。
編程步驟按照圖24所示的子程序所示的順序進行。
首先，用控制電路21將控制信號PV設(shè)定為“1”，并且，將控制信號MD設(shè)定為“1”。由此，編程校驗閾值(閾值)切換到PVT2(步驟ST40)另外，將地址計數(shù)器16的地址Add設(shè)定為初始值“0”，并且，將記時器25的數(shù)值(與編程次數(shù)對應)周期設(shè)定為初始值“0”(步驟ST41～ST42)。另外，在電位發(fā)生電路22中，調(diào)整編程校驗P.V.的內(nèi)部電源(步驟ST43)。
此后，讀出根據(jù)地址Add選擇出的存儲器單元的數(shù)據(jù)(步驟ST44)。將根據(jù)地址Add選擇出的存儲器單元(選擇出的單元)的數(shù)據(jù)和編程數(shù)據(jù)“0”比較(步驟ST45)。
即，將可以判斷為編程狀態(tài)的成為閾值的下限的電位(編程校驗閾值)PVT2設(shè)置為邊界值，如果選擇出的單元的閾值比邊界值還高，則判斷為選擇出的單元的數(shù)據(jù)為“0”，如果選擇出的單元的閾值比邊界值還低，則判斷為選擇出的單元的數(shù)據(jù)為“1”。
而后，當選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”不一致情況下，判斷為編程錯誤，對選擇出的單元執(zhí)行數(shù)據(jù)編程步驟(對浮動柵注入電子)。
該數(shù)據(jù)編程步驟在達到預先設(shè)定的次數(shù)界限之前，在選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”不一致之前被反復進行(步驟ST48～ST49)。
另外，當對選擇出的單元的編程次數(shù)周期達到預先設(shè)定的次數(shù)界限時，即使選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)不一致，仍結(jié)束數(shù)據(jù)編程步驟(步驟ST46)。
這種情況下，將表示發(fā)生了編程錯誤的信號ERROR設(shè)定為“1”(步驟ST47)。
另一方面，如果選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”一致，則判斷為編程正常，通過使地址Add前進一步，對下一個存儲器單元(選擇出的單元)進行同樣的動作。這時，記時器25的數(shù)值，被復位為初始值(步驟ST42、ST51)。
另外，在選擇出的單元的數(shù)據(jù)和編程數(shù)據(jù)“0”不一致的情況中，在地址Add是該塊內(nèi)的最終地址時，結(jié)束數(shù)據(jù)編程步驟。這時，選擇出的塊內(nèi)的存儲器單元的閾值電壓分布如圖25所示(步驟ST50)。
以下，識別表示編程錯誤的有無的信號ERROR是否為“1”，當編程錯誤發(fā)生的情況下，即，當信號ERROR為“1”的情況下，將該產(chǎn)品看作次品，結(jié)束寫入/擦除測試(步驟ST3)。
當編程確實被執(zhí)行了的情況下，即，當信號ERROR為“0”的情況下，執(zhí)行擦除步驟(步驟ST4)。
擦除步驟按照圖26的子程序所示的順序執(zhí)行。
首先，由控制電路21將控制信號EV設(shè)定為“1”，并且，將控制信號MD設(shè)定為“1”。由此，擦除校驗閾值(閾值)切換到EVT2(步驟ST60)。
另外，將地址計數(shù)器16的地址Add設(shè)定在“0”，并且，將記時器25的數(shù)值(與擦除次數(shù)對應)周期設(shè)定為初始值“0”(步驟ST61～ST62)。另外，在電位發(fā)生電路22中，調(diào)整擦除校驗E.V.的內(nèi)部電源(步驟ST63)。
此后，讀出根據(jù)地址Add選擇出的存儲器單元的數(shù)據(jù)(步驟ST64)。將根據(jù)地址Add選擇出的存儲器單元(選擇出的單元)的數(shù)據(jù)和預期值“1”比較(步驟ST65)。
即，將可以判斷為擦除狀態(tài)的成為閾值的上限的電位(擦除校驗閾值)EVT2設(shè)置為邊界值，如果選擇出的單元的閾值比邊界值還高，則判斷為選擇出的單元的數(shù)據(jù)為“0”，如果選擇出的單元的閾值比邊界值還低，則判斷為選擇出的單元的數(shù)據(jù)為“1”。
而后，當選擇出的單元的數(shù)據(jù)和預期值“1”不一致的情況下，判斷為擦除錯誤，對選擇出的塊內(nèi)的全部存儲器單元執(zhí)行數(shù)據(jù)擦除步驟(抽出浮動柵中的電子的動作)。
在此，雖然對選擇出的塊內(nèi)全部存儲器單元執(zhí)行了數(shù)據(jù)擦除，但這是快閃EEPROM中特有的動作。因而，即使對于選擇出的單元以外的已經(jīng)完成了擦除的存儲器單元，也執(zhí)行數(shù)據(jù)擦除動作。
該數(shù)據(jù)擦除動作，在達到預先設(shè)定的次數(shù)界限之前，在選擇出的單元的數(shù)據(jù)和預期值“1”一致之前，被反復進行(步驟ST66、ST68、ST69)。
另外，當對選擇出的單元的編程次數(shù)周期達到預先設(shè)定的次數(shù)界限時，即使選擇出的單元的數(shù)據(jù)和預期值“1”不一致，仍結(jié)束擦除動作(步驟ST66)。
這種情況下，將表示發(fā)生了擦除錯誤的信號ERROR設(shè)定為“1”(步驟ST67)。
另一方面，如果選擇出的單元的數(shù)據(jù)和預期值“1”一致，則判斷為擦除正常，通過使地址Add前進一步，對下一個地址的存儲器單元(選擇出的單元)進行同樣的動作。這時，記時器25的數(shù)值不被復位為初始值。這是因為擦除動作是對全部存儲器單元進行的緣故(步驟ST71)。
另外，在選擇出的單元的數(shù)據(jù)和預期值“1”一致的情況下，在地址Add是該塊內(nèi)的最終地址時結(jié)束擦除動作。這時，選擇出的塊內(nèi)的存儲器單元的閾值電壓分布例如如圖27所示。即，塊內(nèi)的“1”狀態(tài)的存儲器單元的閾值分布的下限，因為并未低于過擦除校驗閾值OEVT，所以此后，不需要進行收斂步驟(步驟ST70)。
下面，識別表示擦除錯誤有無的信號ERROR是否為“1”，當產(chǎn)生擦除錯誤的情況下，即，當信號ERROR為“1”的情況下，將該產(chǎn)品看作次品，結(jié)束寫入/擦除測試(步驟ST5)。
當擦除被確實執(zhí)行的情況下，即，當信號ERROR為“0”的情況下，識別改寫次數(shù)N是否變?yōu)樽畲笾礜max，當寫入/擦除周期的次數(shù)N未達到最大值Nmax時，再次執(zhí)行上述的編程步驟和擦除步驟。
當改寫次數(shù)N達到了最大值Nmax時，將該產(chǎn)品看作正品，結(jié)束寫入/擦除測試(步驟ST5)。
如上所述，如果采用本發(fā)明的非易失半導體存儲器，則除了通常的編程校驗閾值PVT1以及通常的擦除校驗閾值EVT1之外，可以生成新的比該PVT1以及EVT1還高的編程校驗閾值PVT2以及擦除校驗閾值EVT2。
而后，例如，如果使用該編程校驗閾值PVT2以及擦除校驗閾值EVT2進行擦除動作，因為不會發(fā)生過擦除狀態(tài)的存儲器單元，所以可以去除收斂步驟。因而，可以以短時間完成擦除動作。
尤其是在快閃EEPROM中，雖然作為可靠性試驗執(zhí)行寫入/擦除測試(隧道氧化膜的耐久檢驗)，但如果在這時的擦除校驗閾值中使用EVT2，因為不需要在擦除動作時進行收斂步驟，可以大幅度縮短校驗時間，可以降低校驗成本。另外，如果在寫入/擦除測試中的編程校驗閾值中使用PVT2，因為在寫入/擦除測試時通過隧道氧化膜的電荷量(可以置換為閾值的差PVT2-EVT2)實際上等于在通常動作時通過隧道氧化膜的電荷量(PVT1-EVT1)，所以可以提高寫入/擦除測試的可靠性。
可是，所謂的寫入/擦除測試，就是反復進行編程動作和擦除動作，用編程校驗閾值(閾值)和擦除校驗閾值(閾值)判斷“0”或者“1”。即，在寫入/擦除測試中，因為不使用在通常動作時成為“0”或者“1”的判斷基準(閾值)的讀電位Vcc，所以可以進行寫入/擦除測試而沒有問題。
因而，在寫入/擦除測試時，可以通過使用PVT2以及EVT2謀求縮短校驗時間，在通常動作時，可以通過使用PVT1以及EVT1與電源電位(可以讀)Vcc的低電壓化對應。這種情況下，在通常動作中，在擦除動作中當然需要收斂步驟。以下，參照附圖詳細說明本發(fā)明的非易失半導體存儲器。
本發(fā)明涉及在讀模式(包含校驗讀模式)時，生成讀電位(提供給選擇出的單元的字線的電位)的電位生成電路(potential generatingcircuit)。
例如，在1個存儲器單元中存儲2值數(shù)據(jù)(“1”，“0”)的NOR型快閃EEPROM中，“1”狀態(tài)的存儲器單元的閾值(thresholdvalue)，被設(shè)定在規(guī)定的范圍(正值)內(nèi)，“0”狀態(tài)的存儲器單元的閾值，被設(shè)定在比上述規(guī)定的范圍的上限還高的正的值以上。而后，在讀模式中，將選擇出的單元的字線設(shè)定為在“1”狀態(tài)的存儲器單元的閾值和“0”狀態(tài)的存儲器單元的閾值之間的讀電位Vread，將未選擇單元的字線設(shè)定為接地電位Vgnd，通過由讀出放大器檢出位線的電位變化，判斷存儲器單元的狀態(tài)。
可是，近年來，外部電源電位Vcc降低，讀電位(例如，5V)Vread，通過用電位生成電路內(nèi)的升壓器(電荷泵電路)提升外部電源電位(例如，2V左右)Vcc產(chǎn)生。另外，在讀模式中，從外部地址信號ADDi變化時開始的一定期間內(nèi)，電位生成電路變?yōu)榛顒訝顟B(tài)生成讀電位Vread，從外部地址信號ADDi的變化時刻開始經(jīng)過一定時間以上，當外部地址信號ADDi沒有變化的情況下，將電位生成電路設(shè)置在待機的狀態(tài)降低讀時的消耗電流。
在此，所謂活動狀態(tài)，是行譯碼器動作狀態(tài)，并且，由具有大的驅(qū)動力(消耗電流大)的第1電位生成器(first potential generator)生成讀電位Vread的狀態(tài)。這種情況下，因為行譯碼器處于動作狀態(tài)，所以在電位生成電路中，變?yōu)殡姎膺B接大負載(所選字線)的狀態(tài)，并且，讀電位Vread被傳送到選擇字線上(selected word line)。
另外，所謂待機狀態(tài)，是行譯碼的非動作狀態(tài)，并且，只用具有小驅(qū)動力(消耗電流小)的第2電位生成器(second potentialgenerator)生成讀電位Vread的狀態(tài)。這種情況下，因為行譯碼器是非動作狀態(tài)，所以在電位生成電路上未電氣連接大負載。第2電位生成器，在下個讀動作中備置，起到了將電位生成電路的輸出節(jié)點維持在讀電位Vread上的效果。
但是，在以往的電位生成電路中，一般，在活動狀態(tài)時，是具有大驅(qū)動力的第1電位生成器處于動作狀態(tài)(第2電位生成器也處于動作狀態(tài))，在待機狀態(tài)時，只有小驅(qū)動力的第2電位生成器處于動作狀態(tài)(第1電位生成器處于非動作狀態(tài))。
這種情況下，假如從活動狀態(tài)移至待機狀態(tài)時，電位生成電路的輸出節(jié)點的電位如果比讀電位Vread還低，則電位生成電路的輸出節(jié)點的電位，只被具有小驅(qū)動力的第2電位生成器提高到讀電位Vread。因此，當下一個讀動作開始時，即，外部地址信號ADDi變化，再次變?yōu)榛顒訝顟B(tài)時，有電位生成電路的輸出節(jié)點的電位比讀電位Vread還低的情況。如果變成這種狀態(tài)，例如，在下一個讀動作中，由于選擇出的字線的電位沒有充分上升，成為讀錯誤的原因等，對讀動作產(chǎn)生不良影響。
本發(fā)明就是為了解決這種問題，其目的在于在讀模式中，當外部地址信號的變化未超過一定時間，而從活動狀態(tài)移至待機狀態(tài)時，當電位生成電路的輸出節(jié)點的電位比讀電位還低的情況下，即使變?yōu)榇龣C狀態(tài)，也不將具有大驅(qū)動力的第1電位生成器設(shè)置為非動作狀態(tài)，在電位生成電路的輸出節(jié)點的電位變?yōu)樽x電位之后，將第1電位生成器設(shè)置為非動作狀態(tài)。
圖29是展示本發(fā)明的NOR型快閃EEPROM的主要部分的圖。
存儲器單元陣列51例如由被連接在字線和位線之間的NOR單元構(gòu)成。外部地址信號ADDi被輸入地址緩沖器52。地址緩沖器52具有作為用于將外部地址信號ADDi輸入到存儲器芯片內(nèi)的緩沖器的功能。在外部地址信號ADDi中，行地址信號被輸入行譯碼器54，在外部地址信號ADDi中，列地址信號被輸入列譯碼器55。
ATD(地址傳送檢測)電路63如果檢測出外部地址信號ADDi的變化，就輸出脈沖信號ATD。脈沖信號ATD被輸入脈沖發(fā)生電路53。脈沖發(fā)生電路53如果收到脈沖信號ATD，就輸出脈沖信號ACTIVE。
脈沖信號ACTIVE，被輸入電位生成電路(potential generatingcircuit)62、行譯碼器54以及列譯碼器55。
脈沖信號ACTIVE在被輸入行譯碼器54和列譯碼器55期間(ACTIVE＝“H”期間)，行譯碼器54和列譯碼器55變?yōu)閯幼鳡顟B(tài)。因而，例如，行譯碼器54在外部地址信號ADDi中根據(jù)行地址信號選擇字線。被選擇出的字線被電氣連接在電位生成電路62上。
另外，如果變?yōu)锳CTIVE＝“L”，則行譯碼器54和列譯碼器55變?yōu)榉莿幼鳡顟B(tài)。
在脈沖信號ACTIVE被輸入到電位生成電路62期間(ACTIVE＝“H”期間)，電位生成電路62成為活動狀態(tài)。因而，電位生成電路62內(nèi)具有大驅(qū)動力的第1電位生成器61a處于動作狀態(tài)。這時，例如，電位生成電路62內(nèi)具有小驅(qū)動力的第2電位生成器62b也變?yōu)閯幼鳡顟B(tài)(第2電位生成器61b，例如，經(jīng)常處于動作狀態(tài))。
另外，如果變?yōu)锳CTIVE＝“L”，則電位生成電路62變?yōu)榇龣C狀態(tài)。原則上，如果變?yōu)锳CTIVE＝“L”，則電位生成電路62內(nèi)具有大驅(qū)動力的第1電位生成器61a變?yōu)榉莿幼鳡顟B(tài)。這時，例如，只有電位生成電路62內(nèi)具有小驅(qū)動力的第2電位生成器61b變?yōu)閯幼鳡顟B(tài)。
但是，即使變成ACTIVE＝“L”，在電位生成電路62的輸出節(jié)點的電位比讀電位Vread還低的情況下，具有大驅(qū)動力的第1電位生成器61a也不變成非動作狀態(tài)。這種情況下，在電位生成電路62的輸出節(jié)點的電位變?yōu)樽x電位Vread之后，將第1電位生成器61a設(shè)置成非動作狀態(tài)。
本發(fā)明的電位生成電路62的功能如上述，而用于實現(xiàn)其功能的具體的電路例子在后面詳細敘述。
控制電路56，根據(jù)控制模式控制行譯碼器54、列譯碼器55、編程電路58以及讀出放大器59的動作。例如，在編程模式時，行譯碼器54、列譯碼器55以及編程電路58成為動作狀態(tài)，編程數(shù)據(jù)從存儲器芯片的外部，經(jīng)由輸入輸出(I/O)緩沖器57、編程電路58以及列選擇電路60被轉(zhuǎn)送到存儲器陣列51。另外，例如，在讀模式時，行譯碼器54、列譯碼器55以及讀出放大器59成為動作狀態(tài)，讀數(shù)據(jù)從存儲器陣列51，經(jīng)由列選擇電路60、讀出放大器59以及輸入輸出(I/O)緩沖器57被輸出到存儲器芯片的外部。
圖30展示圖29的電位生成電路62的具體例子。
電位生成電路62，如上所述，由第1電位生成器61a和第2電位生成器61b構(gòu)成。以下，順序說明第1電位生成器61a的例子和第2電位生成器61b的例子。進而，在本例子中，假設(shè)所謂活動狀態(tài)，是ACTIVE＝“H”，行譯碼器動作的狀態(tài)，所謂待機狀態(tài)，是ACTIVE＝“L”，行譯碼器不動作的狀態(tài)。
第1電位生成器61a，是具有大驅(qū)動力的活動用電位生成器。第1電位生成器61a，由升壓器(電荷泵電路)81、環(huán)形振蕩器82、探測器83以及控制電路84構(gòu)成。
眾所周知，升壓器81由被串聯(lián)連接的多個N溝道MOS晶體管QN4、QN5、QN6和被連接在這些MOS晶體管QN4、QN5、QN6的連接節(jié)點上的電容C3、C4構(gòu)成。MOS晶體管QN4、QN5、QN6的源極和柵被相互連接，外部電源電位Vcc被輸入源極一側(cè)輸入節(jié)點。
環(huán)形振蕩器82由NAND電路G2以及倒相器I9、I10構(gòu)成。環(huán)形振蕩器82的輸出信號，經(jīng)由倒相器I4、I5被輸入到電容器C3的一端，并且經(jīng)由倒相器I6被輸入電容器C4的一端。
檢測器83由觸發(fā)電路FF、運算放大器OP2、電阻R3、R4、倒相器I11、I12以及MOS晶體管QN7、QP6構(gòu)成。
觸發(fā)電路FF由P溝道MOS晶體管QP4、QP5以及N溝道MOS晶體管QN10、QN11構(gòu)成。觸發(fā)電路FF根據(jù)控制電路84的輸出信號VppEB的值(“H”或者“L”)，控制P溝道MOS晶體管QP6的導通/截止。即，當控制電路84的輸出信號VppEB的值是“H”時，觸發(fā)電路FF將MOS晶體管QP6設(shè)置成截止狀態(tài)，當控制電路84的輸出信號VppEB的值是“L”時，觸發(fā)電路FF將MOS晶體管QP6設(shè)置成導通狀態(tài)。
眾所周知，運算放大器OP2由P溝道MOS晶體管QP1、QP2、QP3以及N溝道MOS晶體管QN8、QN9構(gòu)成。當MOS晶體管QN9的柵電位比基準電位Vref還低時，運算放大器OP2輸出“H”，另外，當MOS晶體管QN9的柵電位比基準電位Vref還高時，運算放大器OP2輸出“L”。
電阻R3、R4起到了檢出電位生成電路62的輸出節(jié)點N的電位，將其結(jié)果傳送到運算放大器OP2的輸入節(jié)點的作用。運算放大器OP2，如上所述，比較基準電位Vref和輸入節(jié)點的電位(依賴于節(jié)點N的電位)，將其結(jié)果傳送到環(huán)形振蕩器82。
例如，當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低的情況下，運算放大器OP2輸出“H”。運算放大器OP2的輸出信號，如果經(jīng)由倒相器I11、I12，則成為信號OSCE。當信號OSCE是“H”時，環(huán)形振蕩器82變?yōu)閯幼鳡顟B(tài)。另外，當電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread的情況下，運算放大器OP2輸出“L”。這時，信號OSCE變?yōu)椤癓”，環(huán)形振蕩器82變?yōu)榉莿幼鳡顟B(tài)。
控制電路84，由NOR電路G3、G4以及倒相器I14構(gòu)成。信號ACTIVE、PONRST被輸入NOR電路G4。信號ACTIVE，如上所述，是從外部地址信號ADDi的變化時刻開始只經(jīng)過一定時間變?yōu)椤癏”的信號。信號PONRST是用于使控制電路84的狀態(tài)復位的復位信號。控制環(huán)形振蕩器82的動作的信號OSCE，經(jīng)由倒相器I14被輸入NOR電路G3。
控制電路84的輸出信號VppEB在NOR電路G4的3個輸入信號全變?yōu)椤癓”時變?yōu)椤癏”。如果輸出信號VppEB變?yōu)椤癏”，則第1電位生成器61a變?yōu)榉莿幼鳡顟B(tài)。有關(guān)第1電位生成器61a的動作，在以后詳細敘述。
第1電位生成器61a，尤其在活動狀態(tài)(行譯碼器處于動作狀態(tài)，在電位生成電路62上電氣連接有選擇出的字線的狀態(tài))中，將電位生成電路62的輸出節(jié)點N的電位設(shè)定為讀電位Vread，并且，在輸出節(jié)點N的電位比讀電位Vread還低時，起到迅速地使輸出節(jié)點N的電位返回讀電位Vread的作用。因此，電阻R3、R4的電阻值，被設(shè)定為低值，流過電阻R1、R2的電流的電流值也增大(例如，10E-5[A])。
因而，原則上，在活動狀態(tài)的情況下，將第1電位生成器61a設(shè)置成動作狀態(tài)以謀求選擇出的字線的電位穩(wěn)定化，在待機狀態(tài)下，將第1電位生成器61a設(shè)置成非動作狀態(tài)以謀求降低消耗電流。
第2電位生成器61b是具有小驅(qū)動力的待機用電位生成器。第2電位生成器61b由升壓器(電荷泵電路)71、環(huán)形振蕩器72以及探測器73構(gòu)成。
眾所周知，升壓器71由被串聯(lián)連接的多個N溝道MOS晶體管QN1、QN2、QN3和被連接在這些MOS晶體管QN1、QN2、QN3的連接節(jié)點上的電容C1、C2構(gòu)成。MOS晶體管QN1、QN2、QN3的源極和柵被相互連接，外部電源電位Vcc被輸入源極一側(cè)輸入節(jié)點。
環(huán)形振蕩器72由NAND電路G1以及倒相器I7、I8構(gòu)成。環(huán)形振蕩器72的輸出信號經(jīng)由倒相器I1、I2被輸入到電容C1的一端，并且經(jīng)由倒相器I3被輸入電容C2的一端。
探測器73由運算放大器OP1以及電阻R1、R2構(gòu)成。電阻R1、R2起到檢出電位生成電路62的輸出節(jié)點N的電位，將其結(jié)果傳送到運算放大器OP1的負側(cè)輸入節(jié)點的作用。運算放大器OP1比較基準電位(正側(cè)輸入節(jié)點的電位)Vref和負側(cè)輸入節(jié)點的電位(依賴于節(jié)點N的電位)，將其結(jié)果傳送到環(huán)形振蕩器72。
例如，當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低的情況下，運算放大器OP1輸出“H”，將環(huán)形振蕩器72設(shè)置在動作狀態(tài)。另外，當電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread的情況下，運算放大器OP1輸出“L”，將環(huán)形振蕩器72設(shè)置在非動作狀態(tài)。
在第2電位生成器61b中，探測器73常處于動作狀態(tài)。即，即使在活動狀態(tài)以及待機狀態(tài)的一個狀態(tài)中，探測器73仍然經(jīng)常檢出電位生成電路62的輸出節(jié)點N的電位。換言之，在電阻R1、R2上始終流過電流，因而，在第2電位生成器61b的探測器73中，為了降低消耗電流，需要盡可能將電阻R1、R2的阻值設(shè)置為高阻值，使流過R1、R2的電流的電流值減小(例如，數(shù)nA～數(shù)μA)。
在此，使第2電位生成器61的探測器73始終處于動作狀態(tài)的理由是為了平滑地從活動狀態(tài)轉(zhuǎn)移到待機狀態(tài)。即，假如，在活動狀態(tài)時只將第1電位生成器61a的探測器83設(shè)置為活動狀態(tài)，在待機狀態(tài)時只將第2電位生成器61b的探測器73設(shè)置為活動狀態(tài)，則在從活動狀態(tài)轉(zhuǎn)移到待機狀態(tài)時，必須考慮為了將第2電位生成器61b的探測器73設(shè)置成動作狀態(tài)的時間。
以下，說明圖30的電位生成電路62的動作。
首先，信號PONRST成為“H”，控制電路84的輸出信號VppEB的值被復位為“L”。因為輸出信號VPPEB處于“L”，所以運算放大器OP2成為動作狀態(tài)，MOS晶體管QP6成為導通狀態(tài)。與此相反，MOS晶體管QP7成為截止狀態(tài)。此后，信號PONRST成為“L”。
如果外部地址信號ADDi變化，則只從該變化時刻開始經(jīng)過一定時間，信號ACTIVE變?yōu)椤癏”(活動狀態(tài))。在信號ACTIVE處于“H”期間，因為控制電路84的輸出信號VPPEB的值維持“L”，所以運算放大器OP2處于動作狀態(tài)，MOS晶體管維持導通狀態(tài)。
因而，當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低的情況下，運算放大器OP2輸出“H”。這時，信號OSCE因為處于“H”狀態(tài)，所以環(huán)形振蕩器82變?yōu)閯幼鳡顟B(tài)。即，輸出節(jié)點N的電位被第1電位生成器61a提升到讀電位Vread。
另外，當電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread的情況下，運算放大器OP2輸出“L”。這時，因為信號OSCE處于“L”，所以環(huán)形振蕩器82變?yōu)榉莿幼鳡顟B(tài)。
如果從外部地址信號ADDi的變化時刻開始經(jīng)過一定時間，則信號ACTIVE變?yōu)椤癓”(待機狀態(tài))。如果信號ACTIVE變?yōu)椤癓”，雖然NOR電路G4的2個輸入信號(ACTIVE、PONRST)變?yōu)椤癓”，但因為剩下的1個輸入信號X為“H”(OSCE＝“H”，VppEB＝“L”)，所以控制信號84的輸出信號VppEB的值維持“L”。因此，運算放大器OP2也維持動作狀態(tài)，MOS晶體管QP6也維持導通狀態(tài)。
在此，當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低的情況下，運算放大器OP2輸出“H”。這時，因為信號OSCE為“H”，所以環(huán)形振蕩器82變?yōu)閯幼鳡顟B(tài)。即，即使在變?yōu)榇龣C狀態(tài)之后，輸出節(jié)點N的電位仍被第1電位生成器61a提升到讀電位Vread。
另外，當電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread的情況下，運算放大器OP2輸出“L”。這時，因為信號OSCE為“L”，所以環(huán)形振蕩器82變?yōu)榉莿幼鳡顟B(tài)。另外，這時，因為NOR電路G3的輸出信號X變?yōu)椤癓”，所以NOR電路G4的全部輸入信號(ACTIVE、PONRST、X)成為“L”，控制電路84的輸出信號VppEB的值成為“H”。因此，運算放大器OP2成為非動作狀態(tài)，MOS晶體管QP6也成為截止狀態(tài)。
其結(jié)果，第1電位生成器61a成為非動作狀態(tài)，只有第2電位生成器61b成為動作狀態(tài)。
進而，此后，如果外部地址信號ADDi再次變化，ACTIVE變?yōu)椤癏”，則控制電路84的輸出信號VppEB的值成為“L”，第1電位生成器61a成為動作狀態(tài)。
如上所述，如果采用本發(fā)明的電位生成電路，則在讀模式中，在活動狀態(tài)時，因為第1以及第2電位生成器61a、61b都處于動作狀態(tài)，所以當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低時，可以用具有大驅(qū)動力的第1電位生成器61a迅速將電位生成電路62的輸出節(jié)點N的電位提升到讀電位Vread。
另外，在待機狀態(tài)時，當電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread時，因為第1電位生成器61a為非動作狀態(tài)，所以用具有小驅(qū)動力的第2電位生成器61b，就可以將電位生成電路62的輸出節(jié)點N的電位維持在讀電位Vread。
進而，在本發(fā)明中，即使處于待機狀態(tài)，當滿足一定條件的情況下，第1電位生成器61a可以成為動作狀態(tài)。即，當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低時，即使處于待機狀態(tài)，仍可以將第1以及第2電位生成器61a、61b設(shè)置為動作狀態(tài)，用具有大的驅(qū)動力的第1電位生成器61a迅速地將電位生成電路62的輸出節(jié)點N的電位提升到讀電位Vread。
以下，參照圖29-圖31說明在實際的讀模式中，圖29以及圖30的快閃存儲器進行的動作的具體例子。
如果變?yōu)樽x模式，首先，信號PONRST成為“H”，控制電路84的輸出信號VppEB的值被復位到“L”。因為輸出信號VppEB為“L”，所以運算放大器OP2成為動作狀態(tài)，MOS晶體管QP6成為導通狀態(tài)。與此相反，MOS晶體管QN7成為截止狀態(tài)。其后，信號PONRST成為“L”。
如果從存儲器芯片的外部輸入外部地址信號ADDi(如果外部地址ADDi變化)，隨之，從ATD電路63輸出脈沖信號ATD。另外，如果脈沖信號ATD被輸入脈沖發(fā)生電路53，則脈沖發(fā)生電路53輸出脈沖信號ACTIVE。信號ACTIVE在“H”期間，行譯碼器54以及列譯碼器55成為動作狀態(tài)，作為存儲器芯片，成為活動狀態(tài)。
在本例子中，在從外部地址信號ADDi的輸入時(相當于外部地址信號ADDi的變化時)開始經(jīng)過了一定時間之后信號ACTIVE變?yōu)椤癏”。即，在活動狀態(tài)和待機狀態(tài)反復的情況下，從外部地址信號ADDi變化開始后到信號ACTIVE變?yōu)椤癏”之前，需要一定的延遲時間。但是，如果忽略該延遲時間，則從外部地址信號ADDi的變化時刻開始只經(jīng)過一定時間，信號ACTIVE就變?yōu)椤癏”。
如果信號ACTIVE變?yōu)椤癏”(活動狀態(tài))，則如上所述，行譯碼器54變?yōu)閯幼鳡顟B(tài)，根據(jù)行地址信號選擇出的字線(負載)被電氣連接在電位生成電路62上。因而，電位生成電路62的輸出節(jié)點N的電位，在信號ACTIVE變?yōu)椤癏”之前用第2電位生成器61b維持在Vread，而在信號ACTIVE變?yōu)椤癏”之后，電荷被釋放到選擇出的字線，成為比Vread還低的值。
另一方面，因為在信號ACTIVE為“H”期間，控制電路84的輸出信號VppEB的值維持在“L”，所以運算放大器OP2維持在動作狀態(tài)，MOS晶體管QP6維持在導通狀態(tài)。因而，在該時刻，第1電位生成器51a以及第2電位生成器51b的雙方變?yōu)閯幼鳡顟B(tài)。
在此，如上所述，電位生成電路62的輸出節(jié)點N的電位，因為變得比讀電位Vread還低，所以由第1以及第2電位生成器51a、51b，進行提升電位生成電路62的輸出節(jié)點N的電位的動作。進而，在該時刻的提升動作，專柵由具有大驅(qū)動力的第1電位生成器51a進行。
即，在第1電位生成器51a中，運算放大器OP2輸出“H”。這時，因為信號OSCE為“H”，所以環(huán)形振蕩器82變?yōu)閯幼鳡顟B(tài)。即，輸出節(jié)點N的電位由第1電位生成器61a內(nèi)的升壓器81提升。
在本例子中，在電位生成電路62的輸出節(jié)點N的電位被提升到Vread之前，信號ACTIVE變?yōu)椤癓”(待機狀態(tài))。在此，以往，在此時刻，第1電位生成器51a也變?yōu)榉莿幼鳡顟B(tài)，此后，只用第2電位生成器51b，將電位生成電路62的輸出節(jié)點N的電位提升到Vread。
與此相反，在本發(fā)明中，即使信號ACTIVE變?yōu)椤癓”(待機狀態(tài))，當電位生成電路62的輸出節(jié)點N的電位未達到Vread的情況下，也不將第1電位生成器51a設(shè)置成非動作狀態(tài)。即，即使在待機狀態(tài)下，也用第1以及第2電位生成器51a、51d雙方，將電位生成電路62的輸出節(jié)點N的電位提升到Vread。
具體地說，當信號ACTIVE變?yōu)椤癓”時，雖然NOR電路G4的2個輸入信號(ACTIVE、PONRST)變?yōu)椤癓”，但因為剩下的1個輸入信號X為“H”(OSCE＝“H”，VppEB＝“L”)，所以控制電路84的輸出信號VPPEB的值維持在“L”。因此，運算放大器OP2處于動作狀態(tài)，MOS晶體管QP6也維持導通狀態(tài)。
因為電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低，所以運算放大器OP2輸出“H”。這時，因為信號OSCE處于“H”，所以環(huán)形振蕩器82變?yōu)閯幼鳡顟B(tài)?？傊?，即使變?yōu)榇龣C狀態(tài)之后，輸出節(jié)點N的電位仍被第1電位生成器61A提升到讀電位Vread。
此后，如果電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread，則運算放大器OP2輸出“L”。這時，因為信號OSCE處于“L”，所以環(huán)形振蕩器82變?yōu)榉莿幼鳡顟B(tài)。另外，這時，因為NOR電路G3的輸出信號X變?yōu)椤癓”，所以NOR電路G4的全部的輸入信號(ACTIVE、PONRST、X)成為“L”，控制電路84的輸出信號VPPEB的值成為“H”。因此，運算放大器OP2成為非動作狀態(tài)，MOS晶體管QP6也成為截止狀態(tài)。
其結(jié)果，第1電位生成器61a成為非動作狀態(tài)，只有第2電位生成器61b成為動作狀態(tài)。
進而，此后，如果外部地址信號ADDi變化，ACTIVE變?yōu)椤癏”，則控制電路84的輸出信號VppEB的值成為“L”，第1電位生成器61a成為動作狀態(tài)。另外，在信號ACTIVE變?yōu)椤癓”之前，當外部地址信號ADDi變化的情況下，當然不變?yōu)榇龣C狀態(tài)，而繼續(xù)維持活動狀態(tài)(ACTIVE＝“H”的狀態(tài))。
如上所述，如果采用具備本發(fā)明的電位生成電路的快閃存儲器，則在讀模式中，在活動狀態(tài)時，因為第1以及第2電位生成器61a、61b都處于動作狀態(tài)，所以在電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低時，就可以用具有大的驅(qū)動力的第1電位生成器61a，迅速地將電位生成電路62的輸出節(jié)點N的電位提升到讀電位Vread。
另外，在待機狀態(tài)時，當電位生成電路62的輸出節(jié)點N的電位實際上等于讀電位Vread時，因為第1電位生成器61a處于非動作狀態(tài)，所以可以用具有小驅(qū)動力的第2電位生成器61b，將電位生成電路62的輸出節(jié)點N的電位維持在讀電位Vread。另一方面，即使處于待機狀態(tài)，當電位生成電路62的輸出節(jié)點N的電位比讀電位Vread還低時，仍可以將第1以及第2電位生成器61a、61b設(shè)置在動作狀態(tài)，用具有大驅(qū)動力的第1電位生成器61a，迅速地將電位生成電路62的輸出節(jié)點N的電位提升到讀電位Vread。
圖32以及圖33展示了圖29A的ATD電路63的一例。
在本例子中，ATD電路由2個部分構(gòu)成。
第1部分是檢出由多位組成的外部地址信號ADDi的1位的變化的電路。該電路如圖32所示，只設(shè)置與外部地址信號ADDi的位數(shù)相當?shù)臄?shù)量。例如，為了簡單說明，如果假設(shè)外部地址信號ADDi由6位(i＝O，1…5)構(gòu)成，即，由ADD0、ADD1、…ADD5構(gòu)成，則圖32的電路存在6個。
圖32的電路由延遲電路D21、NAND電路G21、NOR電路G22、G23以及倒相器I21、I22、I23構(gòu)成。如果外部地址信號(1位)ADDi變化，則該電路檢出其變化，輸出脈沖信號ATDi(i＝0，1…5)。脈沖信號ATDi的脈沖幅度由延遲電路D21的延遲量確定。
第2部分是在由多位組成的外部地址信號ADDi的至少1位變化時，輸出脈沖信號ATD的電路。該電路如圖33所示，只設(shè)置1個。
圖33的電路，由NOR電路G31、G32以及NAND電路G33構(gòu)成。ATDi(i＝0，1…5)通常為“L”，ATD也為“L”。如果ATDi中的至少1個變?yōu)椤癏”，則ATD也變?yōu)椤癏”。總之，當由多位組成的外部地址信號ADDi的至少1位變化時，至少1個ATDi變?yōu)椤癏”(脈沖信號)，從圖33的電路輸出脈沖信號ATD。
圖34展示了圖29的脈沖發(fā)生電路53的一例。
脈沖發(fā)生電路，輸入脈沖信號ATD，輸出脈沖信號ACTIVE。脈沖發(fā)生電路，由被串聯(lián)連接在電源Vcc端子和接地端子之間的MOS晶體管QP41、QN41以及電阻R41和電容C41、NOR電力G41、倒相器I41、I42構(gòu)成。
首先，如果信號ATD變?yōu)椤癏”，則MOS晶體管QN41變?yōu)閷顟B(tài)，電容C41的電荷被放電到接地端子上，脈沖發(fā)生電路被復位(ACTIVE＝“L”)。此后，如果信號ATD變?yōu)椤癓”，則NOR電路G41的2個輸入信號都變?yōu)椤癓”，輸出信號ACTIVE，立刻變?yōu)椤癏”。
另一方面，因為MOS晶體管QN41變?yōu)榻刂範顟B(tài)，MOS晶體管QP41變?yōu)閷顟B(tài)，所以從電源Vcc向電容C41注入電荷。當經(jīng)過由電阻R41的阻值以及電容C41的容量值確定的延遲時間時，倒相器I41的輸入信號從“L”變?yōu)椤癏”。因而，NOR電路G41的一方的輸入信號變?yōu)椤癏”，該輸出信號ACTIVE變?yōu)椤癓”。
總之，伴隨信號ATD從“H”到“L”的變化，具有由電阻R41的阻值以及電容C41的容量值確定的脈沖幅度的脈沖信號ACTIVE，被從圖34的脈沖發(fā)生電路輸出。
圖35展示圖29的讀出放大器59的一例。
本例的讀出放大器，由讀出放大器部分A1以及偏置發(fā)生部分A2構(gòu)成。
讀出放大器部分A1由P溝道MOS晶體管QP51、QP52、QP53、QP54，N溝道MOS晶體管QN51、QN52、QN53、QN54、QN55，時鐘倒相器I51以及倒相器I52、I53構(gòu)成。
MOS晶體管QP51、QP52，QN51、QN52構(gòu)成差動放大器，另外，MOS晶體管QP53、QP54，QN53、QN54也構(gòu)成差動放大器。另外，倒相器I52、I53構(gòu)成芯片電路LAT。數(shù)據(jù)線對DL、BDL，例如，經(jīng)由緩沖器被連接在位線對上。
如果信號ACTIVE變?yōu)椤癏”，則MOS晶體管QN55成為導通狀態(tài)，2個差動放大器變?yōu)閯幼鳡顟B(tài)。另外，如果信號ACTIVE變?yōu)椤癏”，則時鐘倒相器I51變?yōu)閯幼鳡顟B(tài)。存儲器單元的數(shù)據(jù)經(jīng)由數(shù)據(jù)線對DL、BDL被輸入讀出到放大器部分A1。
例如，在存儲器單元的數(shù)據(jù)為“1”時，變?yōu)镈L＝“L”，BDL＝“H”，差動放大器的輸出節(jié)點X變?yōu)椤癏”。因而，在鎖存電路LAT上鎖存數(shù)據(jù)“1”(節(jié)點P為“L”)，輸出信號SAOUT變?yōu)椤癏”。另外，在存儲器單元的數(shù)據(jù)為“0”時，變?yōu)镈L＝“H”，BDL＝“L”，差動放大器的輸出節(jié)點X變?yōu)椤癓”。因而，在鎖存電路LAT上鎖存數(shù)據(jù)“0”(節(jié)點P為“H”)，輸出信號SAOUT變?yōu)椤癓”。
偏置發(fā)生部分A2由P溝道MOS晶體管QP55、QP56、QP57、QP58，N溝道MOS晶體管QN57、QN58、QN59、QN60、QN61以及倒相器I54構(gòu)成。偏置發(fā)生部分A2具有在信號ACTIVE為“H”時，輸出中間電位BIAS的功能。此中間電位BIAS被輸入到讀出放大器A1的MOS晶體管QN54的柵。
圖36展示了圖30的電位生成電路62的變形例。
本發(fā)明的電位生成電路的特征在于省略了圖30的第1電位生成器51a的升壓器81以及振蕩器82，或者圖30的第2電位生成器51b的升壓器71以及振蕩器72其中一方，第1以及第2電位生成器51a、51b共有1個升壓器和1個振蕩器。
進而，在本例的電位生成電路中，在和圖30的電位生成電路相同的部分上標同樣的符號。
在本例的電位生成電路62中，設(shè)置2個新的開關(guān)電路(傳輸門)SW1、SW2。1個是由P溝道MOS晶體管QP71以及N溝道MOS晶體管QN71構(gòu)成的開關(guān)電路SW1，該開關(guān)電路SW1被連接在運算放大器OP1的輸出節(jié)點和振蕩器72的輸入節(jié)點之間。另一個是由P溝道MOS晶體管QP72以及N溝道MOS晶體管QN72構(gòu)成的開關(guān)電路SW2，該開關(guān)電路SW2被連接在倒相器I11的輸出節(jié)點和振蕩器72的輸入節(jié)點之間。
在本例中，當?shù)?電位生成器61a為動作狀態(tài)時，即，信號OSCE為“H”時，由MOS晶體管QP72、QN72組成的開關(guān)電路SW2變?yōu)閷顟B(tài)，由MOS晶體管QP71、QN71組成的開關(guān)電路AW1變?yōu)榻刂範顟B(tài)。另外，當?shù)?電位生成器61a為非動作狀態(tài)時，即，在信號OSCE為“L”時，由MOS晶體管QP71、QN71組成的開關(guān)電路SW1變?yōu)閷顟B(tài)，由MOS晶體管QP72、QN72組成的開關(guān)電路SW2變?yōu)榻刂範顟B(tài)。
總之，根據(jù)第1電位生成器61a的狀態(tài)，控制開關(guān)電路SW1、SW2的通/斷。
進而，雖然在上述的實施例中，以NOR型快閃存儲器為例，但本發(fā)明在反復活動狀態(tài)和待機狀態(tài)的讀模式中，也可以適用于需要給被選擇出的字線提供比電源電位Vcc還高的電位Vread的存儲器，例如，多級“與非”柵型快閃存儲器。
另外，如果將圖30以及圖36的升壓器71、81變成圖37所示的構(gòu)成，則例如在讀模式時，也可以應用于將負電位設(shè)置成讀電位的情況。
權(quán)利要求
1.一種非易失半導體存儲器，包括控制電路，在擦除校驗時輸出第1控制信號；電位發(fā)生電路，根據(jù)上述第1控制信號，發(fā)生第1擦除校驗閾值或者比上述第1擦除校驗閾值還高的第2擦除校驗閾值；校驗電路，判斷根據(jù)上述第1或者第2擦除校驗閾值從存儲器單元讀出的數(shù)據(jù)的值，并且比較上述數(shù)據(jù)的值與預期值來判斷擦除是否結(jié)束。
2.如權(quán)利要求1所述的非易失半導體存儲器，其特征在于當上述電位發(fā)生電路發(fā)生上述第2擦除校驗閾值的情況下，上述擦除結(jié)束之后的閾值電壓分布的上限比上述第2擦除校驗閾值還低，上述閾值電壓分布的下限比成為過擦除單元是否存在的基準的過擦除校驗閾值還高。
3.如權(quán)利要求1所述的非易失半導體存儲器，其特征在于當上述電位發(fā)生電路發(fā)生上述第1擦除校驗閾值的情況下，上述擦除結(jié)束之后的閾值電壓分布的上限比上述第1擦除校驗閾值還低，上述閾值電壓分布的下限比成為過擦除單元是否存在的基準的過擦除校驗閾值還低。
4.如權(quán)利要求3所述的非易失半導體存儲器，其特征在于上述第1擦除校驗閾值和上述第2擦除校驗閾值的差與上述過擦除校驗閾值和上述閾值電壓分布的下限的差相同或者在其之上。
5.如權(quán)利要求1所述的非易失半導體存儲器，其特征在于在寫入/擦除測試時，上述電位發(fā)生電路發(fā)生上述第2擦除校驗閾值，上述校驗電路用上述第2擦除校驗閾值判定上述數(shù)據(jù)的值。
6.如權(quán)利要求1所述的非易失半導體存儲器，其特征在于在通常的動作時，上述電位發(fā)生電路發(fā)生上述第1擦除校驗閾值，上述校驗電路用上述第1擦除校驗閾值判定上述數(shù)據(jù)的值。
7.如權(quán)利要求1所述的非易失半導體存儲器，其特征在于上述控制電路輸出第2控制信號，上述電位發(fā)生電路根據(jù)上述第2控制信號發(fā)生第1編程校驗閾值或者比上述第1編程校驗閾值還高的第2編程校驗閾值，上述校驗電路用上述第1或者第2編程校驗閾值判定上述數(shù)據(jù)的值，比較上述數(shù)據(jù)的值和上述預期值來判定編程是否結(jié)束。
8.如權(quán)利要求7所述的非易失半導體存儲器，其特征在于上述第1以及第2編程校驗閾值的差實際上等于上述第1以及第2擦除校驗閾值的差。
9.如權(quán)利要求7所述的非易失半導體存儲器，其特征在于在寫入/擦除測試時，上述電位發(fā)生電路發(fā)生上述第2編程校驗閾值，上述校驗電路用上述第2編程校驗閾值判斷上述數(shù)據(jù)的值。
10.如權(quán)利要求7所述的非易失半導體存儲器，其特征在于在通常動作時，上述電位發(fā)生電路發(fā)生上述第1編程校驗閾值，上述校驗電路用上述第1編程校驗閾值判斷上述數(shù)據(jù)的值。
11.一種非易失半導體存儲器的擦除校驗方法，包括以下步驟將第1擦除校驗閾值設(shè)置為EVT1；在使用上述第1擦除校驗閾值進行了擦除校驗讀時，將擦除結(jié)束后得到的第1閾值電壓分布的下限設(shè)置成EVTL；將比上述第1擦除校驗閾值還高的第2擦除校驗閾值設(shè)置成EVT2；將成為過擦除單元是否存在的基準的過擦除校驗閾值設(shè)置成OEVT，這種情況下，設(shè)定為EVT2-EVT1≥OEVT-EVTL，并且，在對成為上述擦除對象的存儲器單元進行了擦除步驟之后，使用上述第2擦除校驗閾值進行上述擦除校驗讀，判斷從上述存儲器單元讀出的數(shù)據(jù)的值。
12.如權(quán)利要求11所述的擦除校驗方法，其特征在于當使用上述第2擦除校驗閾值進行了上述擦除校驗讀的情況下，上述擦除結(jié)束之后得到的第2閾值電壓分布的下限比上述過擦除校驗閾值還高。
13.如權(quán)利要求11所述的擦除校驗方法，其特征在于上述第1閾值電壓分布的下限比上述過擦除校驗閾值還低。
14.如權(quán)利要求11所述的擦除校驗方法，其特征在于在寫入/擦除測試時，用上述第2擦除校驗閾值判定上述數(shù)據(jù)的值。
15.如權(quán)利要求11所述的擦除校驗方法，其特征在于在通常動作時，用上述第1擦除校驗閾值判斷上述數(shù)據(jù)的值。
16.如權(quán)利要求11所述的擦除校驗方法，其特征在于將第1編程校驗閾值設(shè)置為PVT1；將比上述第1編程校驗閾值還高的第2編程校驗閾值設(shè)定為PVT2，這種情況下，設(shè)定為PVT2-PVT1＝EVT2-EVT1，并且，當用上述第1擦除校驗閾值進行上述擦除校驗讀的情況下，使用上述第1編程校驗閾值進行編程校驗讀，當使用上述第2擦除校驗閾值進行上述擦除校驗讀的情況下，使用上述第2編程校驗閾值進行編程校驗讀。
17.如權(quán)利要求16所述的擦除校驗方法，其特征在于在寫入/擦除測試時，用上述第2編程校驗閾值判斷上述數(shù)據(jù)的值。
18.如權(quán)利要求16所述的擦除校驗方法，其特征在于在通常動作時，用上述第1編程校驗閾值判定上述數(shù)據(jù)的值。
19.一種非易失半導體存儲器，包括行譯碼器，在活動狀態(tài)根據(jù)地址信號選擇所選字線，在待機狀態(tài)等待動作；第1電位發(fā)生器，在讀模式中產(chǎn)生讀電位，該讀電位通過電位發(fā)生電路的輸出節(jié)點提供給所選字線；以及第2電位發(fā)生器，驅(qū)動力小于第1電位發(fā)生器的驅(qū)動力，在讀模式中產(chǎn)生讀電位；其中，所述第1電位發(fā)生器具有檢測輸出節(jié)點電位的探測器和控制所述第1電位發(fā)生器動作的控制電路，所述第1電位發(fā)生器在活動狀態(tài)動作，待機狀態(tài)中當輸出節(jié)點電位低于讀電位時所述第1電位發(fā)生器動作。
20.如權(quán)利要求19所述的非易失存儲器，其特征在于所述第2電位發(fā)生器在活動狀態(tài)和待機狀態(tài)動作。
21.如權(quán)利要求19所述的非易失存儲器，其特征在于待機狀態(tài)中當輸出節(jié)點電位基本等于讀電位時所述第1電位發(fā)生器處于等待狀態(tài)。
22.如權(quán)利要求19所述的非易失存儲器，其特征在于待機狀態(tài)中當輸出節(jié)點電位基本等于讀電位時所述探測器處于等待狀態(tài)。
23.如權(quán)利要求19所述的非易失存儲器，其特征在于所述控制電路根據(jù)所述探測器的輸出信號控制第1電位發(fā)生器的動作。
24.如權(quán)利要求19所述的非易失存儲器，其特征在于所述第1電位發(fā)生器根據(jù)所述探測器的輸出信號升壓輸出節(jié)點電位。
25.如權(quán)利要求19所述的非易失存儲器，其特征在于上述第1電位發(fā)生器在輸出節(jié)點電位低于讀電位時升壓輸出節(jié)點電位。
26.如權(quán)利要求19所述的非易失存儲器，其特征在于上述非易失半導體存儲器是NOR型快閃存儲器。
全文摘要
電位發(fā)生電路生成2種擦除校驗閾值EVT1、EVT2且EVT2=EVT1+(OEVT－EVTL)。OEVT是過擦除閾值。將擦除校驗閾值設(shè)定為EVT2時的擦除后的閾值電壓分布的下限比OEVT還高。EVTL是將擦除校驗閾值設(shè)置成EVT1時的擦除后的閾值電壓分布的下限比OEVT還低。擦除校驗閾值EVT1、EVT2,分別對應動作模式使用。例如,在寫入/擦除測試時,將擦除校驗閾值設(shè)定為EVT2。在通常動作時,將擦除校驗閾值設(shè)定EVT1。
文檔編號G11C16/34GK1267890SQ0010407
公開日2000年9月27日 申請日期2000年3月17日 優(yōu)先權(quán)日1999年3月18日
發(fā)明者丹澤徹, 田浦忠行, 栗山正男 申請人:株式會社東芝