專利名稱：非易失性半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及非易失性半導體存儲裝置，特別是涉及在電可擦除和寫入的EEPROM快閃存儲器中，在進行芯片整體的寫入擦除試驗的情況下有效的測試技術。
現(xiàn)在，作為非易失性半導體存儲裝置，一般都使用電可寫入/擦除的EEPROM快閃存儲器。作為該快閃存儲器的存儲單元，疊層柵極式的存儲單元業(yè)已實用化。存儲單元的構成為具備在半導體襯底上邊中間存在著約9nm的隧道氧化膜形成的由多晶硅材料構成的浮置柵極、在浮置柵極上邊中間存在著柵極間絕緣膜形成的由多晶硅材料構成的控制柵極。
作為EEPROM快閃存儲器，已開發(fā)出了使存儲單元對于位線多個并聯(lián)連接的NOR型、作為其變形的AND型或DINOR型、此外還開發(fā)出了使用使多個存儲單元串聯(lián)連接的基本單元的NAND型等等。其中，由于NAND型快閃存儲器可以高密度集成化，故受到了人們的注意。
在NAND型快閃存儲器中，為進行在存儲單元中是否有不合格的試驗，使用對所有的存儲單元進行整體地寫入或擦除的試驗方式。整體寫入試驗，是這樣一種試驗采用給所有的控制柵線供給寫入高電壓VPPW，給單元陣列區(qū)域的p型阱供給接地(Vss)的辦法，向所有的存儲單元的浮置柵極注入電子，以把閾值設定得高。在進行該整體寫入試驗時，把行地址的前置譯碼器電路構成為使得行地址可以多次被選，此外，若為16NAND的情況，則只要把電路構成為使得16個全局控制線電壓供給電路全都供給APPW就可以實現(xiàn)。
此外整體擦除試驗，是這樣一種試驗采用向所有存儲單元的控制柵線供給Vss，向單元陣列的p型阱供給擦除高電壓的辦法，從所有的存儲單元的浮置柵極抽出電子，以把閾值設定得低。為此，與寫入一樣，在整體擦除試驗時，把行地址的前置譯碼器電路構成為使得可以多次選擇行地址，此外只要使所有的塊都變成為被選狀態(tài)進行擦除動作就可以實現(xiàn)。
但是，在進行上邊所說的整體寫入試驗或整體擦除試驗的情況下，如果在存儲單元中有缺陷，則將從升壓電路供給的高電壓發(fā)生漏電，引起升壓電路的輸出電壓降低的問題。
圖18(a)、(b)用剖面圖和等效電路示出了在NAND型存儲單元中的缺陷的樣子。從圖18的①到⑥是有可能在實際的制造工序中產生的缺陷。①示出的是作為金屬布線的位線BL和多晶硅材料的選擇柵線SGD被灰塵等電短路時的不合格模式。②和⑤示出的是選擇柵線SGD被破壞，選擇柵線SGD或SGS和襯底電短路時的不合格模式。③示出的是位線BL和多晶硅材料的控制柵線CG被灰塵等電短路時的不合格模式。此外④示出的是存儲單元的控制柵CG和浮置柵極FG間，和浮置柵極FG和襯底間的薄的氧化膜破壞，控制柵極CG和襯底電短路時的不合格模式。⑥示出的是源極一側的選擇柵線SGS和源極擴散層線被灰塵等電短路時的不合格模式。
在這些模式之內，④的控制柵極CG和襯底間的短路，在控制柵極CG和浮置柵極FG間的柵極絕緣膜(通常為ONO膜)存在缺陷時發(fā)生。在制造階段在不合格的存儲單元的ONO膜中存在著缺陷，且該存儲單元的控制柵極CG和浮置柵極FG變成為同電位的情況下，在進行寫入試驗時，由于將給該存儲單元的隧道氧化膜加上氧化膜的耐壓以上的寫入高電壓，故該不合格存儲單元的隧道氧化膜也將立即破壞。此外，由于在某一存儲單元的隧道氧化膜中存在著缺陷，故即便是在浮置柵極FG和襯底間已經(jīng)短路的情況下，由于給ONO膜加上耐壓以上的高電壓，故ONO膜立即破壞。
當存在著這樣的不合格存儲單元時，在進行整體寫入試驗時，控制柵線的升壓電壓就會因向襯底漏電而使升壓電壓降低。為此，沒有連接不合格存儲單元的其它的正常的控制柵線電壓也將從規(guī)定的VPPW降低下來。此外在進行整體擦除試驗時，將發(fā)生p型阱的升壓電壓向控制柵線漏電而使升壓電壓VPPE降低的問題。此外，在象③那樣，控制柵線和位線短路的情況下，在整體寫入時和整體擦除時，也將引起分別使VPPW和VPPE降低的問題。
為此，現(xiàn)有技術，在進行了用冗余單元陣列置換缺陷存儲單元的作業(yè)之后，才可以執(zhí)行整體寫入試驗和整體擦除試驗。圖19示出了從現(xiàn)有的NAND型快閃存儲器等的晶片分類試驗到組裝為止的測試作業(yè)的流程。首先，為了查找不合格存儲單元的地址，進行頁單位的寫入和塊單位擦除動作。根據(jù)其結果，把有缺陷的存儲單元的不合格地址存儲在存儲器芯片內部。例如，人們常常使用用激光切斷用多晶硅材料形成的熔絲的熔絲編程法存儲不合格地址的裝置。
然后，為了屏蔽初始不合格品，進行規(guī)定次數(shù)的整體寫入試驗和整體擦除試驗，給存儲單元加上寫入/擦除應力。加上了應力之后，執(zhí)行最后的寫入/擦除試驗分選出合格品。存儲單元的氧化膜，會因寫入/擦除應力而劣化，在整體寫入擦除試驗之后，在將增加不合格位的情況下，就把該芯片當作不合格品扔掉。為此如果在寫入/擦除試驗中劣化很厲害，則結果變成為不可能取得合格品，存在著芯片價格上升的問題。此外，為了不扔掉，不降低成品率，有這樣的方法用激光切斷再次變成為不合格的地址的熔絲器件。但是，為此就必須要用激光2次切斷熔絲器件，存在著測試時間變長，測試價格上漲的問題。
如上所述，在現(xiàn)有的NAND型的快閃存儲器中，為了進行整體寫入或整體擦除試驗，就有必要防止起因于給缺陷存儲單元加上高電壓的降低，為此就必須用冗余單元置換不合格存儲單元。這還將使得快閃存儲器的價格上漲。
同樣的問題，在其它形式的EEPROM中也存在，不限于NAND型。
本發(fā)明的目的是，提供具備即便是不用冗余單元置換缺陷存儲單元，也可以進行整體寫入試驗和整體擦除試驗的測試功能的非易失性半導體存儲裝置。
本發(fā)明的非易失性半導體存儲裝置，其特征是具備把電可改寫非易失性存儲單元排列起來構成的存儲單元陣列；進行該存儲單元陣列的存儲單元選擇的譯碼電路；讀出上述存儲單元陣列的讀出數(shù)據(jù)，鎖存寫入數(shù)據(jù)的讀出放大器電路；根據(jù)數(shù)據(jù)的寫入和擦除產生升壓后的驅動電壓的驅動電壓產生電路；采用對從該驅動電壓產生電路產生的驅動電壓驅動的信號線的電位進行檢測的辦法，檢測含有上述存儲單元陣列的不合格存儲單元的塊并進行暫時存儲的不合格塊檢測電路；對用上述存儲單元陣列的擦除單位進行的整體擦除或用寫入單位進行的整體寫入的測試進行控制，在其測試時，根據(jù)上述不合格塊檢測電路的檢測輸出，控制向不合格存儲單元供給的驅動電壓供給停止的測試控制電路。
倘采用本發(fā)明，具備對用升壓后的寫入電壓或擦除電壓進行驅動的信號的電位進行檢測，對含有存儲單元陣列的不合格存儲單元的塊進行檢測并進行暫時存儲的不合格塊檢測電路，在進行整體寫入/擦除的測試中，根據(jù)不合格塊檢測電路的檢測輸出，進行停止向不合格存儲單元供給驅動電壓的控制。借助于此，就可以在整體寫入/擦除測試中防止驅動電壓因缺陷存儲單元而引起的電位降低。因此，可以進行用正常的驅動電壓進行的整體寫入/擦除的測試，而無須用冗余單元進行置換。
圖1示出了本發(fā)明的實施例1的EEPROM的塊構成。
圖2示出了該實施例1的存儲單元陣列的構成。
圖3示出了該實施例1的行譯碼器內的全局控制柵線電位產生電路的構成。
圖4示出了該行譯碼器內的全局控制柵線電位檢測電路的構成。
圖5示出了該行譯碼器內的行主譯碼器的構成。
圖6示出了該行譯碼器內的行子譯碼器的構成。
圖7示出了該實施例1的EEPROM動作時的各個部分的電位關系。
圖8是說明該實施例1中的整體寫入擦除的動作的定時圖。
圖9的定時圖對時間軸進行擴大地示出了圖8的一部分。
圖10示出了實施例2的EEPROM的行譯碼器的構成。
圖11是說明實施例2的整體寫入/擦除的動作的定時圖。
圖12示出了實施例3的EEPROM的控制柵線電位檢測電路的構成。
圖13示出了實施例4的AND型EEPROM的存儲單元陣列構成。
圖14示出了該EEPROM動作時的各個部分的電位關系。
圖15示出了實施例4的行主譯碼器的構成。
圖16示出了該實施例4的行子譯碼器和全局控制柵線電位檢測電路的構成。
圖17示出了該實施例4的全局控制柵線電位產生電路的構成。
圖18示出了NAND型EEPROM的不合格模式。
圖19示出了通常的EEPROM從晶片完成到組裝為止的測試工序。
以下參看附圖，說明本發(fā)明的實施例。圖1示出了本發(fā)明實施例1的NAND型EEPROM快閃存儲器的塊構成。如圖所示，該快閃存儲器具有存儲單元陣列1；讀出該存儲單元陣列1的讀出數(shù)據(jù)，鎖存寫入數(shù)據(jù)的讀出放大器電路3；讀入地址Add的地址緩沖器6；對所取入的地址進行譯碼的行譯碼器2和列譯碼器4；用列譯碼器4的輸出進行控制以選擇位線數(shù)據(jù)的列門電路5和數(shù)據(jù)輸入輸出緩沖器8。
在存儲單元陣列1中設置有用來補救不合格存儲單元的冗余單元陣列1a。用冗余單元陣列進行的不合格存儲單元的置換，用設于行譯碼器2內的不合格地址存儲電路進行。即，作為不合格地址存儲電路，例如設置熔絲電路，結果就變成為借助于該熔絲電路的編程，實施用不合格地址的冗余單元陣列1a進行的置換控制。
為了進行存儲單元陣列1的寫入、擦除和讀出的控制，設有控制電路7。此外，為了用來產生在寫入、擦除中使用的正的高電壓、中間電壓和負的高電壓等，設有驅動電壓產生電路9，所產生的驅動電壓被送往行譯碼器2。此外，在本實施例中，為了防止加往不合格地址的應力，同時為了進行整體寫入/擦除，還設有不合格塊檢測電路10。該不合格塊檢測電路10，在對存儲單元陣列1進行整體寫入/擦除的測試時的測試控制的程序的初期被激活化。然后，不合格塊檢測電路10的檢測輸出被送往控制電路7，從控制電路7對行譯碼器2送出用來停止向不合格存儲單元供給的驅動電壓的供給的控制信號RN。
存儲單元陣列1，如圖2所示，在列方向上排列n條位線BL，在行方向上排列與m位的地址對應的2m個的NAND束。各個NAND束由16個串聯(lián)連接的存儲單元MC和在其兩端設置的選擇柵晶體管SG1、SG2構成。即，各個NAND束的電流通路的一端通過選擇柵晶體管SG1連接到位線BL上，另一端則通過選擇柵晶體管SG2連接到公用源極線上。
含于在行方向上排列起來的m個NAND單元中的各個控制柵和2個選擇柵被連接到控制柵線(即字線)CG1～CG16和選擇柵線SGD、SGS上。在行方向上排列起來的m個NAND單元，每一個都構成擦除的最小單位，一般被叫做擦除塊。在一個擦除塊內含有的多條控制柵線和選擇柵線用對應的行譯碼器2進行驅動。向2m個行譯碼器2輸入m位的行地址信號、向含于行譯碼器2內的升壓電路供給電源的泵電源、全局選擇柵線GSGD線和GSGS線、全局控制柵線GCG1～GCG16、行譯碼器控制信號線A、/A、B、C、RN和擦除塊檢索信號線D。
在圖2中，與m位行主地址對應地畫有2m個行譯碼器2和被各個行譯碼器2驅動的2m個的擦除塊。此外，在各條位線上都連接讀出位線的電位的讀出放大器和鎖存器電路(SL)3。
行譯碼器2具有輸入行地址進行存儲單元陣列1的塊選擇的行主譯碼器22(圖5)、和向被該行主譯碼器22選擇的塊的控制柵線和選擇柵線傳送控制由驅動電壓產生電路9產生的升壓后的驅動電壓的行子譯碼器23(圖6)。
驅動電壓產生電路9具有圖3所示的全局控制柵線電壓產生電路(GCG產生電路)21。GCG電路21具有產生擦除用高電壓VPPE的VPPE升壓電路301、和產生寫入用高電壓VPPW的VPPW升壓電路302、產生在寫入時提供給一個塊內的非選擇控制柵線的中間電壓VMID的VMID升壓電路303。這些升壓電路301～303的輸出，在電壓產生電路304中用切換控制信號或頁地址信號進行選擇后，提供給全局控制柵線GCG1～GCG16。電源電壓的電位，在電壓產生電路305、306中，用切換控制信號或頁地址信號進行選擇，供給作為選擇柵線SGD、SGS的上位線的全局選擇柵線GSGD、GSGS。
行主譯碼器22，是與行地址信號對應起來，選擇一個塊的選擇柵線SGD、SGS和控制柵線CGi的部分。在讀出/寫入/擦除時與被選的塊地址對應，節(jié)點VG的電位將變成為H電平。相反，與非被選塊地址對應的節(jié)點VG的電位將變成為L電平。局部泵502控制供給電壓，使得被選地址的節(jié)點VG的電位，在寫入時，變成為VPPW+Vth(NMOS晶體管的閾值)，在讀出和擦除時則變成為(Vcc+Vth)。作為局部泵502的電源，在寫入時供給VPPW，在讀出和擦除時則供給Vcc。
如圖5所示，行主譯碼器22中，輸入行地址信號的NAND門電路G1構成輸入級電路。該NAND門電路G1的反轉輸出連接到NMOS晶體管QN4和QN6的柵極、時鐘反相器CI1、NMOS晶體管QN2的柵極上。NMOS晶體管QN4中間存在著NMOS晶體管QN5連接到熔絲器件FS上，另一端則連接到具有互逆并聯(lián)連接的反相器I51、I52的鎖存電路501的輸入部分上。在該鎖存電路501的輸出節(jié)點La上，通過柵極已連接到IN上的NMOS晶體管QN6后，再通過鎖存存儲數(shù)據(jù)復位用的NMOS晶體管QN7，連接到Vss上。
譯碼器輸出端子IN和鎖存電路501的輸出端子La，連接到借助于信號A、/A進行互補驅動的時鐘反相器CI1、CI2的輸入端子上。這些時鐘反相器CI1、CI2的輸出，進行共通連接，其輸出被送往行子譯碼器23。時鐘反相器CI1、CI2的輸出，通過反相器I53后變成為局部泵502的使能信號，同時還通過傳送門電路晶體管QN8連接到節(jié)點VG上。該節(jié)點VG的電壓，將成為在行子譯碼器23中的驅動電壓傳送門電路的控制電壓。
行主譯碼器22中串聯(lián)連接的NMOS晶體管QN1、QN2、QN3的部分，在擦除模式的驗證讀出中，構成用來檢索地址增加后作為擦除狀態(tài)被選的情況的擦除選擇地址檢索電路503。NMOS晶體管QN3的柵極連接到鎖存電路501的輸出節(jié)點La上，NMOS晶體管QN2的柵極則連接到譯碼器輸出端子IN上。與已存儲下數(shù)據(jù)擦除信息的塊對應的鎖存電路501的輸出節(jié)點La為‘H’，當借助于控制電路使地址增加后，輸入了該塊所對應的地址時，該塊的輸出節(jié)點IN也將變成為‘H’，NMOS晶體管QN2、QN3將一起變成為導通(ON)。該狀態(tài)可以在被信號C控制的選擇晶體管QN1變成為ON后進行檢測，控制電路可以借助于端子D的變化，檢索已作為擦除狀態(tài)被選的地址。
行子譯碼器23，如圖6所示，具備用來分別把全局選擇柵線GSGD、GSGS和全局控制柵線GCG1～GCG16連接到存儲單元陣列1的對應的選擇柵線SGD、SGS和控制柵線CG1～CG16上的NMOS傳送門電路晶體管TG。這些傳送門電路晶體管TG用行子譯碼器22的局部泵電路502的輸出節(jié)點VG進行控制。此外，在寫入動作中，為了從信號線SGS向選擇柵線SGD、SGS供給規(guī)定的電位，受行主譯碼器22控制的NMOS晶體管QN61、QN62分別連接到選擇柵線SGD、SGS上。
在本實施例中，在行主譯碼器22中，在其鎖存電路501的輸出節(jié)點La和復位用NMOS晶體管QN7之間，插入了受譯碼器輸出節(jié)點IN控制的NMOS晶體管QN6。這樣，就向復位用晶體管QN7的柵極，輸入根據(jù)不合格塊檢測電路10的檢測輸出從控制電路7產生的控制信號RN。
此外，在本發(fā)明中，在整體寫入擦除模式時，采用自動地檢測使升壓電路的輸出電位降低這樣的不合格地址，把不合格地址存儲到存儲電路中，使得高電壓應力不會加到該地址上去的辦法，實現(xiàn)可以在冗余電路使用之前進行的向存儲單元的整體寫入擦除試驗。為了該目的，設有不合格塊檢測電路10。該不合格塊檢測電路10，在本實施例的情況下，如圖4所示，可以在GCG電壓產生電路21和行主譯碼器23之間，作為進行全局控制柵線GCG1～GCG16的電位變化檢測的全局控制柵線電位檢測電路41構成。
電位檢測電路41，具有傳送門NMOS晶體管QN41，一端分別連接到全局控制柵線GCG1～GCG16上，另一端則共通地連接到讀出節(jié)點NS上，并用測試信號Test1進行驅動。讀出節(jié)點NS連接到讀出用NMOS晶體管DTR的柵極上。讀出用NMOS晶體管DTR的源極接地，漏極則連接到保持讀出結果的鎖存電路401上。被測試信號Test2驅動使該節(jié)點NS復位的復位用NMOS晶體管RTR1連接到讀出節(jié)點NS上。在鎖存電路401的輸出節(jié)點La上也連接有被復位信號RESET驅動的復位用NMOS晶體管RTR2。
該電位檢測電路41，用在整體擦除/寫入測試的初期的不合格地址檢索動作檢測全局控制柵線GCG1～GCG16的電位，細節(jié)將在后邊講述。在不合格地址處，當讀出節(jié)點NS=H時，讀出用NMOS晶體管DTR將變成為ON，把H保持在鎖存電路401的輸出節(jié)點La上。借助于該鎖存數(shù)據(jù)，控制測試控制電路42(含于圖1的控制電路7中)。測試控制電路42輸出地址增加控制信號的同時，還接受鎖存數(shù)據(jù)TLa=H，對行主譯碼器22的鎖存電路501供給復位控制信號RN。借助于此，結果就變成為進行控制，使得在整體擦除/寫入時，不向不合格控制柵線供給驅動電壓。
其次，說明本實施例EEPROM的動作。在說明整體擦除、整體寫入動作之前，首先說明通常的寫入和擦除動作。圖7是寫入和擦除動作時的各個部分的電位關系。
在擦除動作時，被選擦除塊內的所有控制柵線CG都被設定為Vss電位(GND)。這時，向要形成存儲單元的p型阱供給約20V左右的擦除電壓VPPE。結果，存儲單元的浮置柵極中的電子向p型阱內放出，存儲單元的閾值降低。含于被選塊內的所有存儲單元的閾值都變化成負值，變成為擦除狀態(tài)。
在該擦除動作時，p型硅襯底被設定為Vss電位，向含有p型阱的n型阱供給擦除電壓VPPE。此外，所有的位線BL和選擇柵線SGD、SGS，都被設定為浮置狀態(tài)，使得不會加上高電壓應力。此外，非被選擦除塊內的所有控制柵線CG也都被設定為浮置狀態(tài)。為此，在p型阱被充電到VPPE時，在非被選塊中，歸因于溝道和控制柵極之間的耦合，控制柵線CG的電位大體上將上升到VPPE的電位。結果，在非被選塊內的存儲單元的隧道氧化膜上不產生大的電場，非被選塊內的存儲單元的閾值不變化。
在寫入時，向被選塊內的被選頁地址的控制柵線CG供給高電壓的寫入電壓VPPW。這時，向同一塊內的非被選控制柵線，供給VPPW和Vss間的中間電壓VMID，p型阱、n型阱和襯底被接地。向被選塊的漏極一側選擇柵線SGD供給電源電壓Vcc，源極一側選擇柵線SGS被接地。在寫入時，采用向位線BL供給0V的辦法，使被選頁地址的存儲單元的控制柵極-溝道間產生高電壓的電場，就可以使存儲單元的閾值上升。此外，采用向位線供給電源電壓Vcc的辦法，使被選塊的漏極一側選擇柵晶體管SG1截止，借助于與非被選控制柵線之間的耦合，使被選NAND單元內的溝道電位上升。結果，在被選頁地址的存儲單元的控制柵極-溝道間產生高電場，存儲單元的閾值不變化。如上所述，采用向位線BL選擇供給Vss還是供給Vcc的辦法，向被選頁內的所有存儲單元內整體地寫入所希望的數(shù)據(jù)。此外，非被選塊內的所有控制柵線和選擇柵線則都被接地。
在以上的寫入和擦除動作中行譯碼器2的動作如下。由于被選塊的行地址信號全都變成為高電平，故在圖5的行主譯碼器22中，譯碼器輸出IN將變成為高電平。這時，由于時鐘反相器CI1的時鐘信號A被設定為高電平，故時鐘反相器CI1變成為允許，時鐘反相器CI2則變成為禁止。為此作為譯碼器輸出IN的反轉電平的低電平被供往反相器I53的輸入端子，而與鎖存電路501的內容無關，同時，向行子譯碼器23的高耐壓晶體管QN61、QN62的柵極供給該電平。
由于反相器I53的輸出信號變成為高電平，故NMOS晶體管QN8截止，把局部泵電路502的輸出VPPW+Vth提供給節(jié)點VG。借助于此，在行主譯碼器23中，傳送門電路TG變成為ON。由于分別把電壓Vcc、Vss供給給全局選擇柵線GSGD和GDGS，故通過傳送門電路TG分別向存儲單元陣列的被選塊的選擇柵線SGD、DGS供給Vcc、Vss。
此外，向與被選頁地址對應的全局控制柵線GCG供給寫入電壓VPPW，向除此之外的剩下的全局控制柵線GCG供給中間電壓VMID。結果向被選塊內的被選頁地址的控制柵線供給寫入電壓VPPW，向除此之外的頁地址的控制柵線供給中間電壓VMID。在非被選塊中，由于譯碼器輸出端子IN將變成為低電平，故局部泵電路502變成為禁止，反相器I53向行子譯碼器23的傳送門電路晶體管TG的柵極供給低電平。此外，在行子譯碼器23中，NMOS晶體管QN61、QN62將變成為導通狀態(tài)，供往信號線SGSP的Vss電平被供往漏極一側和源極一側的選擇柵線SGD、SGS。結果，非被選塊的控制柵線將變成為浮置，選擇柵線將變成為非被選的Vss電平。借助于此，不向非被選塊內的存儲單元的柵極和溝道部分供給寫入電壓，存儲單元的閾值不會變化。
其次，對塊擦除時的行譯碼器2的動作進行說明。在擦除動作中，首先，對要想擦除的一個以上的塊，使高電平鎖存到主行譯碼器22的鎖存電路501內，然后對于含于全部被選的多個塊內的存儲單元同時進行擦除動作。在擦除后，以塊單位進行驗證讀出以驗證塊內的所有存儲單元是否已正確地擦除，如果存在著未正確擦除的塊的情況下，則再次進行該塊的擦除。在使擦除塊的鎖存電路501鎖存高電平的情況下，使NMOS的柵極信號變成為高電平。如果在被選塊不是不合格的情況下，由于用多晶硅構成的熔絲器件FS未被激光切斷，被選塊的譯碼器的輸出端子IN將變成為高電平，故把高電平鎖存到鎖存電路501的端子La上。
在選擇多個塊的情況下，采用使信號B變成為高電平后切換行地址的辦法，就可以使高電平存儲在多個選擇塊的鎖存電路501內。在被選塊是不合格塊，由多晶硅構成的熔絲器件FS已用激光切斷的情況下，高電平就不能鎖存到鎖存電路501內。在這種情況下，通常選擇冗余塊，把高電平存儲到冗余塊的鎖存電路中。
在使要擦除塊內的鎖存電路501全部都存儲了高電平之后，含于該塊內的所有存儲單元就被整體地擦除。這時，塊信號/A變成為高電平，存儲在鎖存電路501中的高電平則通過時鐘反相器CI2作為低電平輸出。這時，從局部泵電路502供給的高電平，被設定為電源Vcc電平。由于時鐘反相器CI2的輸出為低電平，故在行譯碼器23中，NMOS晶體管QN61、QN62變成為非導通狀態(tài)。在擦除時，全局控制線全都變成為Vss電平，向形成存儲單元的p型阱供給擦除電壓VPPE。
在被選塊中，由于該全局控制線的Vss電平照原樣不變地供給16條控制柵線，故存儲單元的控制柵極和p型阱間形成高電場，存儲單元的浮置柵極中的電子向p型阱放出。這時，由于向全局選擇柵線GSGD、GSGS供給電源電壓Vcc，故選擇柵晶體管將變成為非導通狀態(tài)，選擇柵線SGD、SGS則變成為浮置。由于被選塊的p型阱的電位將慢慢地上升到VPPE，故借助于耦合，選擇柵線SGD、SGS也要大體上上升到VPPE。為此，高電壓的應力不會加到選擇柵晶體管上。
此外，在鎖存電路501中已經(jīng)存儲有低電平的塊中，傳送門電路線電壓將變成為Vss，控制柵線則被設定為浮置狀態(tài)。此外，非被選塊的NMOS晶體管QN61、QN62的柵極電位雖然將變成為Vcc，但是由于在擦除時SGSP的電位也被設定為電源電壓Vcc，故NMOS晶體管QN61、QN62將變成為非導通，選擇柵線SGD、SGS則變成為浮置狀態(tài)。這樣一來，由于在非被選塊中選擇柵線和控制柵線都變成為浮置狀態(tài)，故借助于與p型阱之間的耦合，這些門電路線大體上將上升到VPPE。結果，非被選塊內的存儲單元的閾值不變化。
在上邊所說的擦除動作后，為了進行被擦除的塊內的存儲單元是否已被正確擦除的檢查，故要進行以各個被選擦除塊單位進行的驗證讀出。為了縮短擦除時間，要檢查在各個快的鎖存電路501中是否已存儲有高電平，僅僅對已存儲了高電平的塊進行驗證讀出。為此，向共通地連接到所有的鎖存電路501上的信號線D提供高電平，使信號C變化為高電平。在該狀態(tài)下，控制電路使地址依次不斷增加。如果在被選塊的鎖存電路501中沒有存儲高電平的情況下，在被選塊中NMOS晶體管QN1～QN3全部變成為ON，信號線D的電平降低。接受該信號線D的變化后，芯片上邊的控制電路就產生控制信號，使得對于該被選的塊進行驗證讀出。此外，由于在被選塊的鎖存電路501中已存儲有低電平的情況下，信號線D的電平不降低，故對于該塊來說，就把順序控制為不進行驗證讀出。
其次，對本實施例的EEPROM中的整體寫入/擦除動作進行說明。首先，在進行整體寫入/擦除動作的控制順序的初期，用圖4所示的檢測電路41，在芯片內部自動地進行檢測含有不合格存儲單元的塊的動作。對于動作，雖然使用圖8所示的主要信號的定時圖進行說明，但對于實現(xiàn)這樣動作的測試控制電路42來說，由于可以用通常的順序設計手法實現(xiàn)，故對于電路的細節(jié)省略其說明。
圖8對在第1號地址和第2號地址的塊內存在著不合格存儲單元的情況下的例子進行說明，圖9是對時間軸進行擴大后詳細地畫出了圖8的不合格塊檢測動作的開始部分的動作的主要信號的定時圖。特別是在圖9中，是以連接到第2號地址的塊內的控制柵線CG15上的存儲單元之內的一個存儲單元不合格的情況為例子畫出來的。
首先，使浮置狀態(tài)的所有控制線電位復位為0V。為此，測試控制電路42要把行譯碼器控制為使得所有的行地址都變成為被選狀態(tài)，控制為使得所有的全局控制線GCG1～GCG16都輸出0V。這時，信號A已變成為高狀態(tài)，當行地址變成為全被選狀態(tài)時，所有的行主譯碼器22的節(jié)點VG都將變成為高電平，全局控制線GCG1～GCG16的0V都被傳送至所有的控制柵線CG1～CG16。
此外，采用把短的脈沖狀的正邏輯信號給予信號B的辦法，把行主譯碼器22內的鎖存電路501的輸出節(jié)點La全部設定為高電平。在熔絲編程前進行的整體寫入/擦除試驗中，行主譯碼器22內的熔絲器件FS，由于尚未進行激光切斷，故行主譯碼器22內的所有鎖存電路501(從第1號地址到第2m號地址)的輸出節(jié)點La的電平被置位為高。
其次，把測試信號Test1設定成高電平，為了檢測含有不合格存儲單元的塊，給將形成存儲單元的襯底中的P型阱和含有p型阱的n型阱提供高電壓的擦除電壓VPPE。該動作，由于與通常的數(shù)據(jù)擦除時進行的順序是相同的，故省略詳細的說明。采用使測試信號Test1變成為H的辦法，圖4所示的電位檢測電路41將變成為激活狀態(tài)(即晶體管QN41變成為ON狀態(tài))。這時，所有的全局控制柵線GCG1～GCG16和全局選擇柵線GDGD、GSGS都被置成浮置狀態(tài)。如圖9所示，如在時刻t2給形成存儲單元的溝道部分的p型阱加上擦除電壓，則借助于存儲單元的溝道部分和控制柵極間的電容耦合，控制柵極電壓也將上升。
在圖9中，說明這樣的狀態(tài)塊1的控制柵線CG1～CG16、塊2的控制柵線CG1～CG14、CG16的電位，借助于耦合，大體上變成為VPPE。此外，控制柵極和襯底間已經(jīng)電短路的塊2的控制柵線CG15的電位，作為電短路的結果，將變成為VPPE。全局選擇柵線GSGD、GSGS，由于被設定為Vcc，故選擇柵線SGD、SGS與擦除狀態(tài)一樣將變成為浮置狀態(tài)，借助于選擇柵晶體管的溝道部分與選擇柵線間的耦合，選擇柵線SGD、SGS也大體上變成為VPPE。
當在時刻t3復位信號Reset變成為規(guī)定時間正邏輯時，圖4所示的檢測電路41的復位二極管RTR2變成為導通狀態(tài)。為此，節(jié)點TLa被復位成低電平。其次，在時刻t4測試電路42產生使之發(fā)生選擇塊1的地址信號的地址增加控制信號，使第1塊的行地址變成為被選狀態(tài)。為此，第1塊的行主譯碼器22內的節(jié)點VG將變成為高電平，第1號地址行子譯碼器23的所有的傳送門電路晶體管TG都變成為導通狀態(tài)。
一直到時刻t5為止，由于全局控制柵線GCG被接地為Vss電位，故在傳送門電路晶體管TG變成為導通狀態(tài)的定時處，存儲單元的借助于耦合而上升的控制柵線CG的電位，將降低為Vss。此外，由于全局選擇柵線GSGD、GSGS被置為浮置狀態(tài)，故將變化一個使選擇柵線SGD、SGS的電荷進行移動的那么大的量。在時刻T6所有的行譯碼器都變成為非被選狀態(tài)，第1塊也將返回非被選狀態(tài)。為此，節(jié)點VG也將降低為低電平。
在從時刻t5到t7間，測試信號Test2輸出負邏輯的脈沖，復位晶體管RTR1變成為非導通狀態(tài)，此外，這期間由于向柵極輸入Test1的晶體管QN41變成為導通狀態(tài)，故全局控制線電位檢測電路41內的讀出用NMOS晶體管DTR的柵極電位，由全局控制線電位決定。只要在16條全局控制線GCG1～GCG16之內，哪怕是一條變成為高電平，晶體管DTR就變成為ON。在圖9的例子中，第1號地址的塊的控制柵線CG上，由于沒有連接不合格存儲單元，故全局控制柵線GCG1～GCG16變成為低電平，讀出用NMOS晶體管DTR不導通。為此，節(jié)點TLa保存復位狀態(tài)的低電平。
此外，測試控制電路42，與在從時刻t5到t7期間的節(jié)點TLa相同的邏輯電平的信號RN供往行主譯碼器22內的鎖存電路501的晶體管QN7的柵極。如圖9所示，由于從時刻t5到t7期間的節(jié)點TLa的電平變成為低電平，故在第1號地址的塊1將變成為被選狀態(tài)的從t4到t6期間，即便是把晶體管QN7置成導通狀態(tài)，節(jié)點La也將保持高電平。至此，在第1號地址的塊1內是否存在不合格存儲單元的檢查動作結束。
接著，借助于測試控制電路42進行對第2號地址的塊2的檢查。在時刻t8復位信號Reset再次變成為規(guī)定時間正邏輯，節(jié)點TLa被復位成低電平。此外，全局控制柵線也解除浮置狀態(tài)，被接地到Vss上。在時刻t9第2號行地址變成為被選狀態(tài)。結果，塊2的行譯碼器內的節(jié)點VG變成為高電平，第2號地址的行主譯碼器23內的所有傳送門電路晶體管提高都變成為導通狀態(tài)。為此，塊的控制柵線CG1～CG16降低到Vss電平。
這時，控制柵極CG15在氧化膜內存在不合格，雖然與襯底中的p型阱電短路，但是由于伴隨有破壞的電阻高，故與全局控制柵線GCG15一樣，大體上將變成為Vss電位。然后，在從時刻t10到t12為止的期間，當輸出負邏輯的測試信號Test2時，復位晶體管RTR1將變成為非導通狀態(tài)，各個全局控制線被置為浮置狀態(tài)。但是，第1號地址的塊的控制柵線CG15上，由于連接有不合格存儲單元，故頁地址15的控制柵線CG15和全局控制柵線GCG15慢慢地上升變成為與VPPE同電位。
結果，通過全局控制線電位檢測電路41的晶體管QN41，剩下的控制柵線和全局控制柵線也大體上上升到VPPE。這時，由于讀出晶體管DTR變成為導通狀態(tài)，故全局控制線電位檢測電路41內的鎖存電路401的輸入節(jié)點變化為低電平，把高電平鎖存到節(jié)點TLa內。測試控制電路42，把作為與節(jié)點TLa同一邏輯電平的高電平的信號RN，供往行主譯碼器22內的鎖存電路501的晶體管QN7的柵極。為此，在第2號地址塊2被選，晶體管QN7變成為導通狀態(tài)的期間內，第2號地址的塊2內的鎖存電路501的輸出節(jié)點La被置位為低電平。該信息一直保存到之后接著進行的整體寫入/擦除試驗為止。
在時刻t11所有的行地址都變成為非被選狀態(tài)，在時刻t12再次借助于復位用晶體管RTR1全局控制線被接地到Vss電平。至此，在第2號地址的塊中是否存在不合格單元的檢查動作結束，在時刻t13借助于復位信號Reset使全局控制線電位檢測電路41的鎖存電路401的輸出復位。以下，同樣地進行第3塊以后的全塊的檢查。在圖8中，對于第3塊以后，示出的是第1號地址的頁地址1(控制柵極CG1)上已連接有不合格單元的情況。
經(jīng)以上那樣地處理，一直到最后的塊地址2m為止，檢查動作結束后，測試信號Test1變化為低電平，不合格塊檢測和鎖存的期間結束。然后繼續(xù)進行整體擦除動作。為此，用芯片內控制電路自動切換模式，信號A變化成低電平，而信號/A則變化成高電平。借助于此，各個行子譯碼器22內的節(jié)點VG的電平，變成為與各自的鎖存電路501的節(jié)點La的電平相同的電平。
在圖8的例子中，與塊地址2和第1號地址對應的行主譯碼器22的鎖存電路501內鎖存有‘0’數(shù)據(jù)(L)，其他塊地址的行主譯碼器22的鎖存電路501內則鎖存有‘1’數(shù)據(jù)(H)。為此，在整體擦除動作時，由于與塊地址2和第1號地址對應的行子譯碼器23內的所有的傳送門電路晶體管TG，把VG=L提供給柵極，變成為非導通狀態(tài)。與除此之外的塊地址對應的行子譯碼器23內的所有的傳送門電路晶體管TG，借助于VG=H變成為導通狀態(tài)。在整體擦除動作時，由于所有的全局控制柵線的電位全都變成為Vss，故塊地址21和第1號地址所有的控制柵極都變成為浮置狀態(tài)，除此之外的塊地址的所有的控制柵極則變成為Vss電位。
如上所述，倘采用本實施例，則可以把在控制柵極和在將其上邊形成存儲單元的p型阱之間含有短路之類的不合格模式的存儲單元的塊的控制柵極，在整體擦除時變成為浮置狀態(tài)。為此，可以把所希望的擦除電壓VPPE加在除去不合格塊以外的塊中所含有的存儲單元上，而不存在輸出擦除電壓的升壓電路的電位下降。
此外，在整體擦除時，由于信號線SGSP被設定為Vcc電平，故所有的選擇柵線，都被置成浮置狀態(tài)，而與不合格存儲單元的存在無關。為此，連接到選擇柵線上的選擇柵晶體管的氧化膜內即便是存在著不合格，將在其上邊形成存儲單元的p型阱的擦除電壓VPPE也不會下降。
其次接著對進行整體寫入的情況進行說明。在整體寫入動作時，給將形成存儲單元的p型阱提供接地電位Vss。此外，信號A和/A與上邊所說的整體擦除時一樣，分別被設定為低和高電平。借助于此，向節(jié)點VG輸出鎖存電路501的鎖存數(shù)據(jù)。如果在鎖存數(shù)據(jù)為‘1’的情況下，節(jié)點VG就向寫入升壓電位VPPW輸出NMOS晶體管的閾值電壓那么大的一個量的電位的高電平。此外，在鎖存數(shù)據(jù)為‘0’的情況下，節(jié)點VG就輸出Vss這樣的低電平。
在整體寫入動作時，從升壓電路向所有的全局控制柵線供給Vppw的電位。為此，在含有用上述不合格塊檢測動作檢測出來的不合格存儲單元的塊內含有的所有控制柵線將變成為Vss，除此以外的塊內含有的所有控制柵線的電位則變成為VPPW。在本實施例中，在整體寫入時，升壓電路電位也不會通過不合格存儲單元漏電。因此可以進行向不存在不合格存儲單元的所有控制柵極內正確地加上所希望的寫入電位VPPW的整體寫入測試。圖10示出了本發(fā)明的實施例2的行主譯碼器22和行子譯碼器23的構成。在先前的實施例中，如圖4所示，在存儲單元陣列的所有塊內共通地設置全局控制柵線電位檢測電路41。對此，在本實施例中，則把同樣的檢測功能分散到每一塊的行譯碼器23內，設置為電位檢測電路101。具體地說，在圖4中，作為與連接到全局控制柵線GCG上的NMOS晶體管QN41對應的晶體管，在各個行子譯碼器23中，設置16個放電用NMOS晶體管QN100。放電用NMOS晶體管QN100的柵極，分別連接到控制柵線CG1～CG16上，漏極則共通地連接到讀出節(jié)點NS上，源極則接地。該放電晶體管QN100的部分，構成相當于圖1所示的不合格塊檢測電路10的電位檢測電路101。
讀出節(jié)點NS通過讀出用NMOS晶體管QN101連接到各個行主譯碼器22的鎖存電路501的鎖存節(jié)點La上。向該NMOS晶體管QN101的柵極輸入控制信號EN。即，在控制信號EN為H時，若放電用晶體管QN100中的任何一個為ON，則鎖存電路501的數(shù)據(jù)就被復位。
其它的構成與先前的實施例是一樣的，對于那些對應的部分賦予同一標號而省略詳細的說明。
參看圖11的定時圖，說明在本實施例中進行的整體擦除/寫入的動作。與先前的實施例一樣，在進行整體擦除寫入動作之前，芯片內的控制電路進行不合格塊檢測動作。首先在時刻t1多重選擇所有的行主譯碼器。借助于此，所有的行譯碼器的節(jié)點VG的電位都變成為高電平，向所有的控制柵線CG1～CG16傳送全局控制柵線GCG1～GCG16的Vss電位。其次在時刻t2信號線B的電平從低變化成高，所有的行譯碼器內的鎖存電路501的輸出節(jié)點La都被置成高電平。在時刻t3所有的行譯碼器都變成為非被選狀態(tài)，信號線B的電平也返回到低。
在時刻t4將形成存儲單元的p型阱的電位升壓，所有的行譯碼器再次被多重選擇。這時，信號線SGSP的電位，從低變化成高。為此，選擇柵線SGD、SGS被置成浮置狀態(tài)，并借助于與p型阱之間的耦合，其電位大體上變成為升壓電位VPPE。此外這時，由于全局控制線全都被設定為Vss電位，故所有的控制柵線都被復位成Vss電位。在時刻t5信號線EN的電平從低變化成高，讀出節(jié)點NS和鎖存節(jié)點La電連。借助于此，所有的塊的讀出節(jié)點NS的電平，都與輸出節(jié)點一樣，變成為高電平。
然后，在時刻t6，所有的行譯碼器都變成為非被選狀態(tài)，所有的塊的節(jié)點VG的電平，都從高變化成低。為此，行子譯碼器23內的所有的傳送門電路晶體管TG都變成為非導通狀態(tài)，所有的控制柵線CG1～CG16都與全局控制柵線GCG1～GCG16電隔離開來，被置成浮置狀態(tài)。
在圖11中，示出了在第2號地址的塊地址的第15頁的控制柵線CG15上連接有不合格存儲單元的情況的例子。由于該地址的控制柵線CG15與p型阱電短路，故變成為與p型阱同電位。其它的控制柵線由于被置成浮置狀態(tài)，與Vss電位沒變化。
連接不合格存儲單元的控制柵線CG15的電位，若變成為大于NMOS晶體管的閾值，則連接到該控制柵線CG15上的放電晶體管QN100變成為導通狀態(tài)，借助于此，讀出節(jié)點NS變成為Vss電位。結果，驅動連接不合格存儲單元的控制柵線CG15的行主譯碼器部分的鎖存節(jié)點La從高電平變化成低電平，鎖存數(shù)據(jù)從“1”數(shù)據(jù)變?yōu)椤?”數(shù)據(jù)。
在時刻t8信號線EN的電平從高電平變化為低電平，結束不合格塊檢測動作。這樣，在本實施例中，與邊進行地址增加邊探測連接有不合格存儲單元的塊地址，向命中的行主譯碼器部分的鎖存電路置位數(shù)據(jù)這樣的先前的實施例不同，可以一次地向所有的行主譯碼器部分鎖存電路中置位數(shù)據(jù)。因此，具有在整體擦除寫入時可以縮短不合格塊檢測時間的優(yōu)點。然后接著進行的整體擦除/寫入動作，與上邊所說的實施例是一樣的。
圖12對于存儲單元陣列的一個塊i示出了使實施例2變形后的實施例3的電路。在本實施例中，與先前的實施例2中的放電用NMOS晶體管QN100對應的放電用NMOS晶體管QN121，被配置在與配置塊i的行譯碼器的一側相反的一側的控制柵線CG1～CG15的終端部分上?？刂茤啪€電位檢測電路121被構成為含有該放電用NMOS晶體管QN121、讀出用NMOS晶體管QN122和該讀出用NMOS晶體管QN122的行地址譯碼器用NAND門電路。
放電用NMOS晶體管QN121的柵極，分別連接到控制柵線CG1～CG15上，源極被接地，漏極共通地被連接到讀出用NMOS晶體管QN122的一端上。讀出用NMOS晶體管QN122的另一端，則通過讀出節(jié)點NS連接到不合格塊判定電路122上，在每一塊中設置的控制柵線電位檢測電路121和不合格塊判定電路122的部分，相當于圖1中的不合格塊檢測電路10。
測試控制電路42發(fā)出地址增加控制信號，借助于此，地址計數(shù)器123依次輸出更新的行地址，進行不合格塊檢測。讀出節(jié)點NS被預置為H電平。
當變成為對應塊的地址時，NAND門電路2的輸出就變成為L，讀出用NMOS晶體管QN122被驅動為ON。這時，與先前的實施例一樣，如果假定控制柵線CG1～CG16之一為不合格，上拉到p型阱的電位，因而變成為高電位，則放電用NMOS晶體管QN121變成為ON，讀出節(jié)點NS通過讀出用NMOS晶體管QN122放電。不合格塊檢測電路122對此進行檢測，通過控制電路42向行譯碼器內的鎖存電路置位，表明是不合格塊的數(shù)據(jù)。該行譯碼器2內的鎖存電路的構成，只要作成為與圖5所示的實施例1一樣即可。其次，說明把本發(fā)明應用于AND型EEPROM中的實施例。
圖13示出了AND型EEPROM的存儲單元陣列構成。
在AND型EEPROM中，在子地址線SDL和子源極線SSL之間，作為基本單位，構成把多個浮置柵極型非易失性存儲單元MC連接起來的AND單元。在AND單元中，含有作為開關插入在子地址線SDL和主地址線DL之間的漏極一側的選擇柵晶體管SG1、和作為開關插入在子源極線SSL和主源極線MSL之間的源極一側的選擇柵晶體管SG2。
圖14示出了該EEPROM的寫入/擦除動作的各個部分電位關系。寫入，采用給控制柵極加上正的高電壓VPPW，以向浮置柵極注入電子的辦法進行。此外，擦除，則采用給控制柵極加上負的高電壓，以從浮置柵極向襯底抽出電子的辦法進行。用共通的選擇柵線SGD、SGS進行選擇的多個AND單元，構成一個塊。與NAND型EEOROM不同的是不是用塊單位，而是用控制柵線單位執(zhí)行擦除動作這一點，和在擦除時給柵極加上負電位后進行擦除動作這一點。
但是，在控制柵極和襯底間存在著電短路的存儲單元的情況下，與NAND型EEPROM一樣，也會引起下述缺點不能輸出整體寫入的正的升壓電位VPPW和整體擦除的負的升壓電位VPPE，不能用規(guī)定的時間向其它的存儲單元內寫入和擦除。如果在已經(jīng)連接到特定的控制柵線上的存儲單元中存在著不合格的情況下，就可以用設置在芯片內部的冗余電路置換該塊全體。這時，行方向的置換可以用塊單位進行。
圖15是本實施例中的行主譯碼器151的電路圖。對于那些與實施例1中的圖5的行主譯碼器22對應的部分，賦予同一標號。該行主譯碼器151，具有使用NAND門電路G1的、對行主地址信號進行譯碼的輸入部分；存儲不合格塊信息的鎖存電路152；把鎖存電路152的輸出信號的電壓電平變換成輸入部分的輸出信號的電平移位器153。與NAND型EEPROM的情況下一樣，在已檢測出不合格的情況下，出于把鎖存數(shù)據(jù)置位成‘0’的目的，在鎖存電路152的輸出節(jié)點La和Vss之間，串聯(lián)連接有NMOS晶體管QN6、QN7。
向晶體管QN7的柵極供給信號RN，該信號，在不合格塊檢測的動作期間內，在與實施例1同樣的定時處變成為高。此外，晶體管QN4向柵極供給譯碼輸出信號，僅僅與被測試控制電路選中的塊地址對應的行主譯碼器內的晶體管QN4，變成為導通狀態(tài)，鎖存電路152由2個反相器I51、I52構成，其輸出信號，通過已輸入了允許信號/A的時鐘緩沖器CI2，被傳送至電平移位器153。該信號/A僅僅在不合格塊檢測動作期間和接著的整體寫入/擦除動作的時候，才變成為高電平，使鎖存電路152的輸出變成為允許。在除此之外的通常動作時，該時鐘反相器CI2則變成為被禁止，與之進行輪換地，已輸入了A的時鐘反相器CI1變成為允許。為此，在通常動作時，譯碼器輸出信號通過時鐘反相器CI1被傳送至電平移位器153。
在本實施例4中，與實施例1一樣，在整體寫入/擦除動作時，把已連接有不合格存儲單元的塊地址信號，預先存儲在鎖存電路152內。借助于此，在整體寫入/擦除動作時，就可以禁止給不合格塊內的控制柵極供給正或負的升壓電位。鎖存電路152的輸出信號，借助于電平移位器153變換成輸出電平，作為行子譯碼器的BLKi及其反轉信號BLKBi輸出。
在圖16中示出了行子譯碼器161的構成。該行子譯碼器161，基本構成與圖6所示的實施例1中的行子譯碼器是一樣的。在擦除時，高電壓電源VSW變成為0V，行主譯碼器151的低電壓電源VBB變成為負電位VPPE。借助于此被選塊的信號BLKi的電平變成為0V，其反轉BLKBi則變成為負電源VPPE的電平。在擦除時，電平移位器153和行子譯碼器161的傳送門電路TG的NMOS晶體管的p型阱，被設定為低電位VPPE，PMOS晶體管的n型阱電位，則被設定為高電壓源的0V。結果傳送門電路TG變成為導通狀態(tài)，在被選塊中，全局控制線GCG和GSGD、GSGS的電位分別被傳送至控制柵線CG和選擇柵線SGD、SGS上。在非被選塊中，BLKi及其反轉信號BLKBi的電位關系變成為相反，傳送門電路TG變成為非導通狀態(tài)，因此，選擇柵線SGD、SGS和控制柵線CG的電平，變成為Vss。
在寫入時，電源VSW變成為正的高電位VPPW，電源VBB則變成為0V。借助于此，被選塊的信號BLKi的電平變成為高電位VPPW，其反轉信號BLKBi變成為最低電位的0V。結果，向寫入塊的控制柵線CG和選擇柵線SGD、SGS傳送對應的GCG和全局選擇柵線GSGD、GSGS的電位。此外，在非被選塊中，選擇柵線SGD、SGS和控制柵線CG被接地。
供往上邊所說的全局控制柵線GCG和全局選擇柵線GSGD、GSGS的電壓，由圖17所示的電路產生。即與各個信號線對應地由SGD邏輯電路171、SGS邏輯電路172、選擇柵極譯碼器電路173產生的Vcc系的電壓，分別通過電平移位器174和電平變化緩沖器175，變換成在擦除/寫入時所必須的電壓。
在各個全局控制柵線GCG上，設置與實施例1同樣構成的全局控制柵線電位檢測電路162。一端連接到各個全局控制柵線GCG上的NMOS晶體管QN41，是耐高電壓的高電壓晶體管，其另一端共通地連接到讀出節(jié)點NS上。向每一個晶體管的柵極供給測試信號Test1。
柵極連接到讀出節(jié)點NS上的讀出用NMOS晶體管DTR，漏極通過電阻R連接到電源Vcc上，源極被接地。該讀出用晶體管DTR的漏極輸出，通過送入使能信號的時鐘緩沖器CI16，傳送至鎖存電路等的暫時存儲電路162中去進行保持。根據(jù)該暫時存儲電路62所保持的數(shù)據(jù)，用測試控制電路42進行測試動作控制這一點，基本上也與實施例1是一樣的。
在本實施例中，向控制線CG供給負電壓VPPE以檢查在被選塊內是否存在不合格存儲單元。以下說明該方法。首先，向全局控制線供給負電壓，把被選塊內的控制柵線設置為負電位。然后，停止向全局控制線供給負電位。如果在存在著缺陷存儲單元的情況下，結果就變成為全局控制線的電位，從負的高電位向著0V上升。此外，在不存在缺陷存儲單元的情況下，結果就變成為保持該負的高電位。用電位檢測電路162檢測該電位變化，若是已檢測出缺陷存儲單元的塊地址，則把該塊將變成為非被選塊之類的電平的信息存儲在暫時存儲電路162中。
測試信號Test1在通常的寫入讀出時和整體寫入動作時變成為0V，在擦除和整體擦除動作時則變成為負的最低電壓VBB。此外，該測試信號Test1，在不合格塊檢測動作開始前，已變成為禁止的VBB，與實施例1一樣，在作為整體擦除寫入的動作的前工序的不合格塊檢測動作期間，變成為允許(0V)。借助于此，把全局控制線GCG的上邊所說的電位變化傳送至讀出用晶體管DTR的柵極。讀出用晶體管的源極為VBB。在不合格塊檢測動作期間內，通過晶體管QN41讀出來的全局控制線GCG的負電位，用讀出用晶體管DTR進行電平變換，在下一級的時鐘反相器CI16中讀出。如果在被選塊地址內沒有不合格存儲單元的情況下，全局控制線CG的電位則原樣不變地為負的VPPE電平，向源極供給VBB的讀出用晶體管DTR，變成為非導通狀態(tài)。為此，讀出用晶體管DTR的漏極節(jié)點變成為電源電壓。
此外，在被選中的塊地址內存在著不合格存儲單元的情況下，全局控制線CG的電位將變成為比負的高電壓VPPE還高的電平，讀出用晶體管DTR導通。這時，連接到漏極和電源端子之間的電阻R的值若作成為充分大，則讀出用晶體管DTR的漏極節(jié)點的電平大體上將降低到VBB。時鐘反相器CI16檢測這些高或低龜平，暫時存儲電路162存儲其結果。該時鐘反相器CI162，雖然借助于使能信號EN，在該不合格塊檢測期間內變成為允許，但在通常動作時，卻被設定為禁止。
與實施例1的NAND型EEPROM的情況下一樣，在暫時存儲電路162的結果表示所選擇的塊內存在著不合格存儲單元的情況下，就可以從測試控制電路42輸出信號RN。為此，僅僅在被選塊地址的行主譯碼器內的鎖存電路中，置位‘0’數(shù)據(jù)。測試控制電路42從最初的塊地址到最后的塊地址為止，自動地邊使塊地址增加，邊進行上述的不合格塊檢測動作。采用象這樣地僅僅使存在不合格存儲單元的塊存儲‘0’數(shù)據(jù)，然后，進行整體擦除動作的辦法，就可以把正常的電壓加到正常塊地址的存儲單元上，而升壓電壓不會通過不合格存儲單元漏電。
如上所述，倘采用本發(fā)明，則可以進行向芯片內的所有存儲單元內寫入/擦除，而無須用冗余部分置換不合格的存儲器地址。為此，在最初的晶片分類時就可以把寫入/擦除應力加到存儲單元上去，使得可以一次地同時用冗余部分置換初期不合格的塊和寫入/擦除試驗后變成為不合格的塊。此外，由于變成為使得在寫入/擦除應力試驗中不給不合格位加上應力，故可以消除升壓電壓的下降，可以提高寫入/擦除應力試驗的可靠性。
權利要求
1．一種非易失性半導體存儲裝置，其特征是具備把電可改寫非易失性存儲單元排列起來構成的存儲單元陣列；進行該存儲單元陣列的存儲單元選擇的譯碼電路；讀出上述存儲單元陣列的讀出數(shù)據(jù)，鎖存寫入數(shù)據(jù)的讀出放大器電路；根據(jù)數(shù)據(jù)的寫入和擦除產生升壓后的驅動電壓的驅動電壓產生電路；采用對從該驅動電壓產生電路產生的驅動電壓驅動的信號線的電位進行檢測的辦法，檢測含有上述存儲單元陣列的不合格存儲單元的塊并進行暫時存儲的不合格塊檢測電路；對用上述存儲單元陣列的擦除單位進行的整體擦除或用寫入單位進行的整體寫入的測試進行控制，在其測試時，根據(jù)上述不合格塊檢測電路的檢測輸出，控制向不合格存儲單元供給的驅動電壓供給停止的測試控制電路。
2．權利要求1所述的非易失性半導體存儲裝置，其特征是上述不合格塊檢測電路在利用上述測試控制電路進行的整體寫入/整體擦除的測試控制順序的初期，被激活化。
3．權利要求2所述的非易失性半導體存儲裝置，其特征是上述測試控制電路，在整體寫入或整體擦除的測試控制順序的初期，產生地址增加控制信號，根據(jù)上述不合格塊檢測電路的檢測輸出進行控制，使停止向不合格存儲單元供給驅動電壓的控制數(shù)據(jù)存儲在上述譯碼器電路內。
4．權利要求1所述的非易失性半導體存儲裝置，其特征是上述譯碼器電路，具有選擇驅動上述存儲單元陣列的字線的行譯碼器，和選擇位線的列譯碼器，由上述測試控制電路產生的、對停止向不合格存儲單元供給驅動電壓進行控制的控制信號，保持在上述行譯碼器內的鎖存電路內。
5．權利要求4所述的非易失性半導體存儲裝置，其特征是上述行譯碼器，具有選擇上述存儲單元陣列的塊的行主譯碼器，和用該行主譯碼器的輸出進行控制，把由上述驅動電壓產生電路產生的驅動電壓，傳送至被選中的塊內的字線上的行子譯碼器，上述不合格塊檢測電路，具有電位檢測電路，用來對把由上述驅動電壓產生電路產生的驅動電壓分配給每一個塊的上述行子譯碼器之前的信號線的電位變化進行檢測并暫時保持。
6．權利要求4所述的非易失性半導體存儲裝置，其特征是上述行譯碼器具有選擇上述存儲單元陣列的塊的行主譯碼器；和用該行主譯碼器的輸出進行控制，把由上述驅動電壓產生電路產生的驅動電壓，傳送至被選中的塊內的字線上的行子譯碼器，上述不合格塊檢測電路，具有電位檢測電路，設置于在上述存儲單元陣列的每一塊內都設置的上述行子譯碼器內，檢測各個塊內的字線的電位變化，該電位檢測電路的檢測輸出，保持在每一個塊內都設置的行主譯碼器內的鎖存電路中。
7．權利要求1所述的非易失性半導體存儲裝置，其特征是上述不合格塊檢測電路，具有電位檢測電路，配置在上述存儲單元陣列的每一個塊內與上述行譯碼器相反的一側，進行各個塊的字線的電位檢測。
全文摘要
不用冗余單元陣列也可以進行整體寫入/擦除試驗的非易失性半導體存儲裝置,具有存儲單元陣列、行譯碼器和列譯碼器、讀出放大器電路、驅動電壓產生電路、和對驅動電壓驅動的信號線的電位進行檢測,檢測含有不合格存儲單元的塊,并暫時進行存儲的不合格塊檢測電路。不合格塊檢測電路在整體擦除或整體寫入的測試控制順序的初期被激活化,控制電路根據(jù)不合格塊檢測電路的檢測輸出,對供往不合格存儲單元的驅動電壓供給的停止進行控制。
文檔編號G11C16/06GK1287362SQ0012694
公開日2001年3月14日 申請日期2000年9月8日 優(yōu)先權日1999年9月8日
發(fā)明者中井弘人 申請人:株式會社東芝