專利名稱：半導(dǎo)體集成電路和非易失性存儲(chǔ)器元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有電可擦除和可編程非易失性存儲(chǔ)器元件的半導(dǎo)體集成電路，并且本發(fā)明還涉及半導(dǎo)體工藝技術(shù)，例如，其在應(yīng)用于具有非易失性存儲(chǔ)器的半導(dǎo)體集成電路時(shí)是有效的，其中可將兩個(gè)非易失性存儲(chǔ)器元件用作存儲(chǔ)單元。
背景技術(shù)：
近年來(lái)，作為存儲(chǔ)有數(shù)據(jù)或程序構(gòu)成的數(shù)據(jù)的存儲(chǔ)器件，公眾的注意力已經(jīng)集中到了快速電可擦除只讀存儲(chǔ)器(下面稱作“快速存儲(chǔ)器”)，其可考慮作為非易失性存儲(chǔ)器件，使其可存儲(chǔ)數(shù)據(jù)或使數(shù)據(jù)存儲(chǔ)于其中，該存儲(chǔ)器件可以在預(yù)定單元中共同地進(jìn)行電擦除/編程。快速存儲(chǔ)器的存儲(chǔ)單元由電可擦除和可編程非易失性存儲(chǔ)器元件構(gòu)成，并且能夠?qū)?xiě)入到存儲(chǔ)器單元中的數(shù)據(jù)或程序構(gòu)成的數(shù)據(jù)擦除，并且可將新的數(shù)據(jù)或程序構(gòu)成的數(shù)據(jù)再寫(xiě)入(編程)到存儲(chǔ)器單元中。
因此，在快速存儲(chǔ)器或具有快速存儲(chǔ)器已被裝配到應(yīng)用系統(tǒng)中以后，在例如改變數(shù)據(jù)、補(bǔ)救程序錯(cuò)誤或更新程序的情況下，存儲(chǔ)在快速存儲(chǔ)器中的數(shù)據(jù)或由程序構(gòu)成的數(shù)據(jù)可以改變，使得用于應(yīng)用程序開(kāi)發(fā)的期限可以縮短，并且使應(yīng)用程序開(kāi)發(fā)的靈活性得到加強(qiáng)。
另一方面，在近年來(lái)，也已經(jīng)注意到系統(tǒng)半導(dǎo)體器件(下面也稱作“系統(tǒng)LSI”)，其中一個(gè)系統(tǒng)可以通過(guò)在單一半導(dǎo)體襯底上形成中央處理單元(下面也可稱作“CPU”)作為數(shù)據(jù)控制器件，形成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(下面也稱作“DRAM”)作為大規(guī)模存儲(chǔ)器件，形成靜態(tài)隨機(jī)存取存儲(chǔ)器(下面也稱作“SRAM”)作為高速存儲(chǔ)器件或高速緩沖存儲(chǔ)器，和形成其他功能電路而構(gòu)成單一半導(dǎo)體集成電路。該系統(tǒng)LSI對(duì)于減小印刷電路板或封裝電路板等的尺寸，尤其是對(duì)于減小移動(dòng)電話機(jī)、便攜式數(shù)據(jù)終端、或類似的便攜式設(shè)備的尺寸以及減輕其重量，都是十分有效的。
順言之，在完成本發(fā)明以后，發(fā)明人通過(guò)下述的觀點(diǎn)A和觀點(diǎn)B對(duì)公知實(shí)例進(jìn)行了調(diào)查研究。
觀點(diǎn)A是將單層的多晶硅柵極用于形成非易失性存儲(chǔ)器的存儲(chǔ)單元，而觀點(diǎn)B是采用不同的方式使用兩個(gè)存儲(chǔ)器單元。
因此，就觀點(diǎn)A來(lái)說(shuō)，已經(jīng)找到下列專利公告US5440159，US5504706，日本專利申請(qǐng)JP212471/1992(對(duì)應(yīng)的美國(guó)專利號(hào)為US5457335)，和Oosaki等人在IEEE固態(tài)電路雜志Vol.29，No.3，1994年3月，第311-316頁(yè)上發(fā)表的“用于標(biāo)準(zhǔn)CMOS工藝的單一多晶EEPROM單元結(jié)構(gòu)”。
另一方面，就觀點(diǎn)B來(lái)說(shuō)，已經(jīng)找到下列專利公告日本專利申請(qǐng)JP163797/1992，JP263999/1989，JP74392/1992，JP127478/1992，JP129091/1992，和JP268180/1994，以及美國(guó)專利公告，US5029131。
另外，日本專利申請(qǐng)公告JP212471/1992也公開(kāi)了一種技術(shù)，其中使用電可編程非易失性存儲(chǔ)器(EPROM)作為只讀存儲(chǔ)器(ROM)的補(bǔ)救電路。還有，專利公告包含了關(guān)于按照本發(fā)明單層?xùn)艠O結(jié)構(gòu)的非易失性存儲(chǔ)器元件的陳述，其中所述元件可用作電可編程和可擦除非易失性存儲(chǔ)器元件，其可在承載高電壓下執(zhí)行編程并且可通過(guò)對(duì)源極或漏極施加高電壓以隧道電流執(zhí)行擦除，或以隧道電流執(zhí)行編程和擦除。
通過(guò)對(duì)公知實(shí)例進(jìn)行調(diào)查研究所找到的文獻(xiàn)完全沒(méi)有公開(kāi)這樣的觀點(diǎn)，即使用單一多晶硅層的非易失性存儲(chǔ)器單元可以以不同形式加以使用，該觀點(diǎn)涉及到，在使用了單一多晶硅層的非易失性存儲(chǔ)器單元以不同形式等加以使用的情況下，存儲(chǔ)器單元的初始閾值電壓(在熱平衡狀態(tài)下的閾值電壓)與在數(shù)據(jù)讀出模式下的字線電位之間的關(guān)系。
還有，發(fā)明人揭示出下列事實(shí)發(fā)明人已經(jīng)發(fā)現(xiàn)，即使以不同形式加以使用的存儲(chǔ)器單元結(jié)構(gòu)仍存在的第一個(gè)問(wèn)題在于，由于電荷保留特性的變差而出現(xiàn)的讀出錯(cuò)誤率會(huì)受到初始閾值電壓狀態(tài)的極大影響，在這樣的情況下，在浮動(dòng)?xùn)艠O上幾乎不存在電荷，還會(huì)受到寫(xiě)入和擦除狀態(tài)下的閾值電壓，以及讀出操作下的字線電位的影響。順言之，下面所涉及到的圖12和13不屬于公知技術(shù)，而其由發(fā)明人提供就是為了便于理解本發(fā)明。
圖12表示在初始閾值電壓(Vthi)設(shè)置在較高狀態(tài)下時(shí)存儲(chǔ)器單元的閾值電壓分布。舉個(gè)例子，初始閾值電壓(Vthi)可設(shè)置為高于在擦除狀態(tài)下的低閾值電壓(VthL)和在寫(xiě)入狀態(tài)下的高閾值電壓(VthH)之間的平均值。讀出字線電位(Vread)可設(shè)置在低閾值電壓(VthL)和初始閾值電壓(Vthi)范圍內(nèi)。在該設(shè)置狀態(tài)下，在初始閾值電壓(Vthi)和高閾值電壓(VthH)之間的電壓差較小，在該狀態(tài)下電子會(huì)累積在浮動(dòng)?xùn)艠O上。也就是說(shuō)，累積電荷的量較小，并且在保持狀態(tài)下施加到隧道氧化膜上的保留場(chǎng)強(qiáng)較低。因此，由電荷從浮動(dòng)?xùn)艠O漏泄而產(chǎn)生的閾值電壓的下降會(huì)難以出現(xiàn)。另一方面，在電子引入到浮動(dòng)?xùn)艠O中的方向上的電場(chǎng)可通過(guò)在讀出操作中的字線電壓而提供給低閾值電壓(VthL)的存儲(chǔ)器單元的隧道氧化膜，使得閾值電壓或所謂“電荷增益”的升高會(huì)出現(xiàn)。在這種情況下，閾值電壓所不期望的升高會(huì)增加到初始閾值電壓(Vthi)，使得當(dāng)閾值電壓高于讀出字線電位(Vread)時(shí)，數(shù)據(jù)會(huì)顛倒而導(dǎo)致讀出錯(cuò)誤。因此，發(fā)明人已經(jīng)揭示了，圖12所示的特性在數(shù)據(jù)保持上是比較好的，而其不會(huì)受到電荷增益的影響。
與上述情況相反，圖13示出了在初始閾值電壓(Vthi)設(shè)置為較低情況下，存儲(chǔ)器單元的閾值電壓分布。舉個(gè)實(shí)例，初始閾值電壓(Vthi)可設(shè)置為低于低閾值電壓(VthL)和高閾值電壓(VthH)之間的平均值。讀出字線電位(Vread)可設(shè)置在低閾值電壓(VthL)和初始閾值電壓(Vthi)之間的之間范圍內(nèi)。在該設(shè)置狀態(tài)下，在初始閾值電壓(Vthi)和低閾值電壓(VthL)之間的電壓差是低的，在該情況下，電子不會(huì)累積在浮動(dòng)?xùn)艠O上，并且在讀出操作下的字線電壓基礎(chǔ)上的電荷增益將難以出現(xiàn)。另一方面，高閾值電壓(VthH)的存儲(chǔ)器單元具有與初始閾值電壓(Vthi)大的電壓差，使得累積電荷的量較大，并且使施加到保持狀態(tài)下的隧道氧化膜上的保留場(chǎng)強(qiáng)較高。因此，由電荷從浮動(dòng)?xùn)艠O上的泄露所引起的閾值電壓所不期望的下降很容易出現(xiàn)。在該情況下，閾值電壓所不期望的下降會(huì)增加到初始閾值電壓(Vthi)，使得當(dāng)閾值電壓低于讀出字線電位(Vread)時(shí)，數(shù)據(jù)會(huì)顛倒，從而導(dǎo)致讀出錯(cuò)誤。發(fā)明人已經(jīng)發(fā)現(xiàn)，圖13所示特性可避免電荷增益，并且可產(chǎn)生由于在低閾值電壓(VthL)與讀出字線電位(Vread)之間大的差而比較大的讀出電流，而其在數(shù)據(jù)保持上不太好。
作為第二個(gè)問(wèn)題，其問(wèn)題還在于，對(duì)于具有浮動(dòng)?xùn)艠O/控制柵極的垂直疊層結(jié)構(gòu)的存儲(chǔ)器單元來(lái)說(shuō)，也就是疊層?xùn)艠O型存儲(chǔ)器單元，其制造成本會(huì)由于復(fù)雜的存儲(chǔ)器單元結(jié)構(gòu)而增加。尤其是在所謂“系統(tǒng)LSI”(大規(guī)模集成)產(chǎn)品中，其中快速存儲(chǔ)器組合有高速邏輯電路、DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)等，以及其市場(chǎng)近年來(lái)迅速擴(kuò)大，從而導(dǎo)致其制造成本的增加以使疊層?xùn)艠O型存儲(chǔ)器單元適用于快速存儲(chǔ)器。按照發(fā)明人的研究，這是由于光掩模和制造步驟數(shù)量的增加而引起的。由于快速存儲(chǔ)器的隧道氧化膜要比用于邏輯電路的晶體管柵極氧化膜或DRAM單元晶體管的柵極氧化膜厚，因此需要一種掩模，用以分別形成隧道氧化膜，一種掩模，用以加入并加工多晶硅膜到快速存儲(chǔ)器的浮動(dòng)?xùn)艠O上，一種掩模，用以加工快速存儲(chǔ)器的字線，一種雜質(zhì)注入掩模，用以形成快速存儲(chǔ)器的漏區(qū)，和各雜質(zhì)注入掩模，用于形成由寫(xiě)入和擦除電路構(gòu)成的高耐壓晶體管的低濃度N型源和漏區(qū)和低濃度P型源和漏區(qū)，并且掩模數(shù)加在一起至少為6。因此，在成本上提供一種便宜的系統(tǒng)LSI用于民用商品是困難的，其中封裝有使用疊層?xùn)艠O型存儲(chǔ)器單元的快速存儲(chǔ)器。為了克服該困難，可制成單層多晶硅柵極結(jié)構(gòu)的非易失性存儲(chǔ)器元件。
然而，還有必要考慮到單層多晶硅柵極結(jié)構(gòu)的非易失性存儲(chǔ)器元件的柵極氧化膜厚度與同非易失性存儲(chǔ)器元件封裝在一起的任何其他電路的MIS晶體管柵極氧化膜厚度的關(guān)系。按照發(fā)明人的研究，非易失性存儲(chǔ)器元件的再寫(xiě)入次數(shù)的限制與柵極氧化膜的厚度有關(guān)，并且柵極氧化膜應(yīng)最好加厚，以便改進(jìn)元件信息保持能力變差的過(guò)程。然而，為了避免半導(dǎo)體集成電路制造過(guò)程的復(fù)雜化，需要將單層?xùn)艠O結(jié)構(gòu)的非易失性存儲(chǔ)器元件中柵極氧化膜的制造厚度與其他電路的MIS晶體管柵極氧化膜的厚度共同加以考慮。

發(fā)明內(nèi)容
本發(fā)明的目的是，提供一種半導(dǎo)體集成電路，其能夠在包含以不同形式的非易失性存儲(chǔ)器元件對(duì)的存儲(chǔ)器單元基礎(chǔ)上明顯增強(qiáng)長(zhǎng)期信息保持能力。
本發(fā)明的另一目的是，簡(jiǎn)化半導(dǎo)體集成電路的器件結(jié)構(gòu)，其中可以組合和封裝電可編程非易失性存儲(chǔ)器。
本發(fā)明的再一目的是，提供一種半導(dǎo)體集成電路，其中可封裝非易失性存儲(chǔ)器，非易失性存儲(chǔ)器是2單元/1比特差動(dòng)形式，其適于明顯降低讀出錯(cuò)誤的出現(xiàn)率，而不會(huì)對(duì)普通的邏輯電路工藝或通常的DRAM工藝增加新的工藝。
本發(fā)明又一目的是，提供一種工藝方法，按照該工藝方法，可將包含單層多晶硅柵極的快速存儲(chǔ)器單元用作補(bǔ)救電路，以用于半導(dǎo)體器件中所制成的存儲(chǔ)器組件或存儲(chǔ)器電路。
本發(fā)明的上述目的和新的特征將通過(guò)本說(shuō)明書(shū)和附圖的描述而更加清楚。
在本申請(qǐng)中所公開(kāi)的發(fā)明要點(diǎn)將簡(jiǎn)要描述如下。
第一觀點(diǎn)是，非易失性存儲(chǔ)器元件的差動(dòng)連接形式適用于非易失性存儲(chǔ)器單元，并且非易失性存儲(chǔ)器元件的初始閾值電壓是考慮到讀出放大器的工作點(diǎn)和用于字線的選擇電壓而確定的。特別是，就半導(dǎo)體集成電路而言，其包括非易失性存儲(chǔ)器(113，114或115)，其是由非易失性存儲(chǔ)器單元(131)組成的，它包括一對(duì)非易失性存儲(chǔ)器元件(130)，其每對(duì)具有源極(ST3)，漏極(DT3)，浮動(dòng)?xùn)艠O(FGT)和控制柵極(CGT)，控制柵極對(duì)共用字線(WL)，漏極對(duì)分別連接于輔助數(shù)據(jù)線對(duì)(DLt和DLb)上，并且其中根據(jù)所述非易失性存儲(chǔ)器元件對(duì)的相互不同的邏輯狀態(tài)或不同的閾值電壓狀態(tài)而在所述輔助數(shù)據(jù)線對(duì)上所讀出的信息條可通過(guò)讀出放大器(143)而差動(dòng)地放大；施加到所述字線上用以從所述非易失性存儲(chǔ)器元件中讀出信息的選擇電壓(Vread)和所述非易失性存儲(chǔ)器元件的初始閾值電壓(Vthi)實(shí)質(zhì)上是相互均衡的。舉個(gè)例子，兩個(gè)電壓之間的電壓差可設(shè)置在一定電壓下(例如，50mV的電壓)，其小于輸入電壓范圍的電壓寬度(ΔVth)，其中在該輸入電壓范圍內(nèi)的讀出放大器要經(jīng)受瞬時(shí)響應(yīng)操作(即，讀出放大器的所謂“高靈敏度范圍”)。最好是，當(dāng)非易失性存儲(chǔ)器元件對(duì)的相互不同的邏輯狀態(tài)由一個(gè)非易失性存儲(chǔ)器元件的相對(duì)低的閾值電壓狀態(tài)和另一非易失性存儲(chǔ)器元件的相對(duì)高的閾值電壓狀態(tài)來(lái)確定時(shí)，初始閾值電壓可設(shè)置在一定電壓下，其處于相對(duì)低閾值電壓(VthL)和相對(duì)高閾值電壓(VthH)的平均值附近。
在電荷保持狀態(tài)下，非易失性存儲(chǔ)器元件的高閾值電壓(VthH)在熱平衡狀態(tài)下逐漸靠近初始閾值電壓(Vthi)，因?yàn)槠湓旧淼碾妶?chǎng)在應(yīng)用于其隧道膜上時(shí)會(huì)引起電荷漏泄，而低閾值電壓(VthL)在熱平衡狀態(tài)下會(huì)逐漸靠近初始閾值電壓(Vthi)，因?yàn)樵陔姾稍鲆娣较蛏嫌勺x出模式下字線選擇電壓所造成的電場(chǎng)。如上所述，初始閾值電壓(Vthi)和讀出字線選擇電壓(Vread)在電壓寬度范圍內(nèi)實(shí)際上是相等的，其中在電壓寬度范圍內(nèi)讀出放大器的靈敏度高。因此，即使某一非易失性存儲(chǔ)器元件會(huì)由于具有高閾值電壓(VthH)的非易失性存儲(chǔ)器元件的閾值電壓逐漸降低或具有低閾值電壓(VthL)的非易失性存儲(chǔ)器元件的閾值電壓逐漸升高而出現(xiàn)故障，那么故障存儲(chǔ)器元件的閾值電壓會(huì)在實(shí)質(zhì)上等于字線選擇電壓狀態(tài)下停止下降或升高。因此，故障非易失性存儲(chǔ)器元件會(huì)處于其通狀態(tài)和斷狀態(tài)之間的瞬時(shí)狀態(tài)下或中間狀態(tài)下，由此其通過(guò)數(shù)據(jù)線傳送給讀出放大器的信號(hào)狀態(tài)會(huì)將該讀出放大器引入瞬時(shí)響應(yīng)操作的輸入狀態(tài)。因此，如果另一非易失性存儲(chǔ)器元件的狀態(tài)處于通常狀態(tài)下，那么有很大可能使所存補(bǔ)救邏輯值信息在損壞之前通過(guò)讀出放大器的差動(dòng)放大動(dòng)作而獲得。因此，長(zhǎng)期數(shù)據(jù)保持的可能性得到增強(qiáng)，并且實(shí)現(xiàn)了讀出錯(cuò)誤率的降低。
尤其是，在事先將初始閾值電壓設(shè)置在低閾值電壓和高閾值電壓之間的平均值附近電壓的情況下，很可能會(huì)均衡非易失性存儲(chǔ)器元件高閾值電壓(VthH)逐漸下降所引起的故障出現(xiàn)的可能性，和非易失性存儲(chǔ)器元件低閾值電壓(VthL)逐漸升高所引起的故障出現(xiàn)的可能性，由此使所存信息的保持可能性最大限度地得到增強(qiáng)。
非易失性存儲(chǔ)器元件，其能夠通過(guò)如單層多晶硅方法的制造方法來(lái)生產(chǎn)，具有MIS晶體管(MFSn)，和控制柵極(CGT)，其可設(shè)置用以將絕緣膜放入其和MIS晶體管浮動(dòng)?xùn)艠O(FGT)之間?？刂茤艠O可由摻雜層制成。更詳細(xì)地說(shuō)，源極(ST3)和漏極(DT3)可由在第一導(dǎo)電型半導(dǎo)體區(qū)(121)上所提供的第二導(dǎo)電型半導(dǎo)體區(qū)所制成，浮動(dòng)?xùn)艠O可通過(guò)柵極絕緣膜(GO3)由設(shè)置在源極和漏極之間所限定的溝道上的導(dǎo)電層(PSi)制成，和控制柵極是通過(guò)柵極絕緣膜(GO3)由設(shè)置在從浮動(dòng)?xùn)艠O伸出的導(dǎo)電層部分下面的第二導(dǎo)電型半導(dǎo)體區(qū)(122)制成。
為了控制閾值電壓，可將第一導(dǎo)電型雜質(zhì)引入非易失性存儲(chǔ)器元件的浮動(dòng)?xùn)艠O中，其中存儲(chǔ)器元件可通過(guò)如單層多晶硅方法的制造方法制成，由此非易失性存儲(chǔ)器元件的初始閾值電壓明顯地可設(shè)置在高閾值電壓和低閾值電壓之間的約中等電壓下。即使在如上所述引入雜質(zhì)的情況下，CMOS方法也可應(yīng)用于MIS晶體管的制造，以便制成非易失性存儲(chǔ)器元件。在閾值電壓通過(guò)第一導(dǎo)電型雜質(zhì)離子注入到MIS晶體管(MFSn)溝道中進(jìn)行調(diào)節(jié)的另一種情況下，用于溝道離子注入的光掩模可加到MIS晶體管(MFSn)制造中的CMOS加工過(guò)程中。
非易失性存儲(chǔ)器可用于補(bǔ)救信息存儲(chǔ)器，以便補(bǔ)救非易失性存儲(chǔ)器如SRAM的缺陷。舉個(gè)例子，就SRAM來(lái)說(shuō)可構(gòu)成高速緩沖存儲(chǔ)器，其可連接到中央處理單元上。此外，非易失性存儲(chǔ)器件可構(gòu)成可編程邏輯電路的一部分或全部，其所存儲(chǔ)的信息可確定對(duì)應(yīng)于輸入的輸出邏輯功能。
第二觀點(diǎn)是，非易失性存儲(chǔ)器元件的柵極絕緣膜厚度可考慮其與任何其他電路的柵極絕緣膜厚度的關(guān)系而加以確定。特別是，比較厚的柵極絕緣膜適用于外部接口電路，以便增強(qiáng)輸入MIS晶體管的靜電耐壓，其中晶體管的柵極可連接到外部端子上。此外，在半導(dǎo)體集成電路中，其中操作供電電壓如3.3V外部所饋送的電壓會(huì)降到內(nèi)部電路的操作供電電壓，由接收到的3.3V電壓而工作的外部接口電路的MIS晶體管具有柵極氧化膜，由增強(qiáng)內(nèi)部電路耐壓的觀點(diǎn)來(lái)說(shuō)，其與內(nèi)部電路的MIS晶體管的氧化膜厚度相比是厚的。值得注意的是，在半導(dǎo)體集成電路(101)中，其中邏輯電路(109，107)，非易失性存儲(chǔ)器(113，114，115)和外部接口電路(103)可組合并封裝在半導(dǎo)體襯底上，用以構(gòu)成非易失性存儲(chǔ)器元件的MIS晶體管(MFSn)柵極絕緣膜(GO3)，其中非易失性存儲(chǔ)器元件可通過(guò)如單層多晶硅方法的制造方法來(lái)制成，在由加工偏差所引起誤差的可允許范圍內(nèi)在厚度上與包含在外部接口電路中的MIS晶體管(MIOn)柵極絕緣膜(GO1)是相等的。換句話說(shuō)，用以構(gòu)成非易失性存儲(chǔ)器元件的MIS晶體管柵極絕緣膜和包含在外部接口電路中的MIS晶體管柵極絕緣膜可同時(shí)通過(guò)采用同一加工方法或共同的光掩模來(lái)制造。采用該方法，使在單層?xùn)艠O結(jié)構(gòu)的非易失性存儲(chǔ)器元件中的柵極氧化膜厚度可與其他電路的MIS晶體管柵極氧化膜厚度共同制成，由此非易失性存儲(chǔ)器元件(130)可通過(guò)最好避免復(fù)雜的半導(dǎo)體集成電路制造方法而賦予較長(zhǎng)信息的保持能力。
在非易失性存儲(chǔ)器元件的柵極絕緣膜厚度與如上所述的外部接口電路的MIS晶體管絕緣膜厚度相等時(shí)，就柵極絕緣膜厚度而言，不能保證令人滿意的信息保持能力的情況下，可采用存儲(chǔ)器單元(131)，其中非易失性存儲(chǔ)器元件(130)可采用差動(dòng)方式連接。還有，信息保持能力以這樣的方式也可得到增強(qiáng)，如第一觀點(diǎn)中所述，非易失性存儲(chǔ)器元件的初始閾值電壓可相對(duì)于讀出放大器的靈敏度和字線選擇電壓而確定，也可相對(duì)于非易失性存儲(chǔ)器元件的高閾值電壓和低閾值電壓來(lái)確定。
再有，當(dāng)注意到組合并封裝在包含非易失性存儲(chǔ)器的半導(dǎo)體集成電路中的其他電路時(shí)，非易失性存儲(chǔ)器元件的MIS晶體管柵極絕緣膜厚度可與在DRAM中所包含的MIS晶體管柵極絕緣膜厚度相等。還有，用于構(gòu)成非易失性存儲(chǔ)器元件的MIS晶體管柵極絕緣膜可制成比邏輯電路中所包含的MIS晶體管柵極絕緣膜厚。
當(dāng)注意到，非易失性存儲(chǔ)器元件就采用如單層多晶硅方法的制造方法而制成時(shí)，構(gòu)成非易失性存儲(chǔ)器元件的MIS晶體管浮動(dòng)?xùn)艠O、在邏輯電路中所包含的MIS晶體管柵極、在輸入/輸出電路中所包含的MIS晶體管柵極和在DRAM中所包含的MIS晶體管柵極可制成具有相等的膜厚度，使其在因工藝偏差所造成的誤差的可允許范圍內(nèi)。也就是上，即使采用單層多晶硅方法或類似單層?xùn)艠O方法的話，也可獲得如系統(tǒng)LSI的半導(dǎo)體集成電路，其中由非易失性存儲(chǔ)器所制成的具有優(yōu)異的數(shù)據(jù)保持能力等的DRAM是同時(shí)進(jìn)行組合和加以封裝的。


圖1是一示意圖，其表示在外部輸入/輸出電路以及邏輯電路中所包含的快速存儲(chǔ)器和n溝道型MIS晶體管的非易失性存儲(chǔ)器元件截面結(jié)構(gòu)，存儲(chǔ)器和電路組合在系統(tǒng)LSI中，該系統(tǒng)是按照本發(fā)明的半導(dǎo)體集成電路的一個(gè)實(shí)例；圖2是系統(tǒng)LSI的芯片平面示意圖，其中所述系統(tǒng)是按照本發(fā)明的半導(dǎo)體集成電路的實(shí)例；圖3是圖1所示非易失性存儲(chǔ)器元件的擦除操作的說(shuō)明圖；圖4是圖1所示非易失性存儲(chǔ)器元件的寫(xiě)入操作的說(shuō)明圖；圖5是圖1所示非易失性存儲(chǔ)器元件的讀出操作的說(shuō)明圖；圖6是一電路圖，其表示存儲(chǔ)器單元的一個(gè)實(shí)例，其是由一對(duì)以差動(dòng)形式下的非易失性存儲(chǔ)器元件構(gòu)成；圖7是圖6中存儲(chǔ)器單元的平面設(shè)置圖，其是以器件結(jié)構(gòu)方式進(jìn)行描繪的；圖8是快速存儲(chǔ)器的方框圖，其中使用了差動(dòng)連接方式的存儲(chǔ)器單元；圖9是一電路圖，其表示讀出放大器的一個(gè)實(shí)際例子，其中該放大器可提供給圖8中的快速存儲(chǔ)器；
圖10是關(guān)于非易失性存儲(chǔ)器元件的閾值電壓分布的曲線圖，其表示初始閾值電壓與字線選擇電壓之間的關(guān)系；圖11是表示讀出放大器的輸入/輸出特性實(shí)例的曲線圖；圖12是表示在輸出閾值電壓設(shè)置較高的情況下存儲(chǔ)器單元的閾值電壓分布的曲線圖；圖13是表示在輸出閾值電壓設(shè)置較低的情況下存儲(chǔ)器單元的閾值電壓分布的曲線圖；圖14是一說(shuō)明圖，其表示對(duì)于隧道膜的不同厚度的保持錯(cuò)誤的錯(cuò)誤比特率f的實(shí)際測(cè)量值，該數(shù)值可用于計(jì)算改進(jìn)芯片錯(cuò)誤率的效果；圖15是一說(shuō)明圖，其表示通過(guò)比較本發(fā)明的芯片錯(cuò)誤率和現(xiàn)有技術(shù)的1單元/1比特配置下芯片錯(cuò)誤率所獲得的結(jié)果；圖16是一說(shuō)明圖，其表示采用由圖1所示非易失性存儲(chǔ)器元件構(gòu)成的差動(dòng)方式的存儲(chǔ)器單元的64kB快速存儲(chǔ)器與現(xiàn)有技術(shù)1單元/1比特配置下的芯片錯(cuò)誤率的比較所獲得的結(jié)果；圖17是在制造快速存儲(chǔ)器存儲(chǔ)單元和圖1邏輯電路的MIS晶體管的過(guò)程中器件各基本部分的垂直截面圖；圖18是在接著圖17方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖19是在接著圖18方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖20是在接著圖19方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖21是在柵極氧化膜具有兩種厚度的情況下，并且在使用了采用單層單晶硅柵極的CMOS方法的情況下，在圖2的系統(tǒng)LSI制造方法過(guò)程中器件各基本部分的垂直截面圖；圖22是在接著圖21方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖23是在接著圖22方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；
圖24是在接著圖23方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖25是在接著圖24方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖26是在接著圖25方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖27是在接著圖26方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖28是在接著圖27方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖29是在接著圖28方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖30是在接著圖29方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖31是在接著圖30方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖32是在接著圖31方法的制造步驟過(guò)程中器件各基本部分的垂直截面圖；圖33是一微機(jī)方框圖，其是按照本發(fā)明的半導(dǎo)體集成電路的第二實(shí)例；和圖34是一方框圖，其表示在圖33中的SRAM具體作為高速緩沖存儲(chǔ)器的情況下的詳細(xì)實(shí)例。
具體實(shí)施例方式在圖2中所示的是系統(tǒng)LSI的芯片平面圖，其是按照本發(fā)明半導(dǎo)體集成電路的一個(gè)實(shí)例。雖然沒(méi)有特別的限制，而所示系統(tǒng)LSI101是如此構(gòu)成的，大量的外部連接電極102如鍵合焊盤(pán)設(shè)置在半導(dǎo)體襯底100的周圍邊緣上，并且外部輸入/輸出電路103和模擬輸入/輸出電路104設(shè)置在電極102的內(nèi)部。外部輸入/輸出電路103和模擬輸入/輸出電路104具有一定的操作供電電壓，其是相對(duì)較高的外部供電電壓，如3.3V。電平移位器105將外部供電電壓降到內(nèi)部供電電壓如1.8V。在電平移位器105的內(nèi)部，具有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)106，中央處理單元(CPU)107，快速緩沖存儲(chǔ)器(CACH)108，邏輯電路109，鎖相環(huán)電路(PLL)110，模擬-數(shù)字轉(zhuǎn)換電路(ADC)111，和數(shù)字-模擬轉(zhuǎn)換電路(DAC)112。數(shù)字113-115所示的分別是電可擦除和可編程非易失性存儲(chǔ)器，如快速存儲(chǔ)器。DRAM106，CPU107，LOG109和CACH108可通過(guò)由電平移位器105所饋送的其操作供電電壓來(lái)操作，其為內(nèi)部供電電壓如1.8V。然而，DRAM106會(huì)升高內(nèi)部供電電壓，以便形成字線選擇電平，其可用作字驅(qū)動(dòng)器的操作供電電壓。每個(gè)快速存儲(chǔ)器113-115在數(shù)據(jù)讀出操作中可由內(nèi)部供電電壓來(lái)操作，而其在擦除和寫(xiě)入操作中則需要高的電壓。高電壓可通過(guò)內(nèi)部升壓電路來(lái)形成，或者在系統(tǒng)LSI預(yù)定操作模式下如EPROM寫(xiě)入模式還可以通過(guò)外部并通過(guò)預(yù)定外部連接電極來(lái)饋送，這將在后面加以描述。
快速存儲(chǔ)器113可用于存儲(chǔ)DRAM106的補(bǔ)救信息(使冗余存儲(chǔ)器單元代替故障存儲(chǔ)器單元的控制信息)，同時(shí)快速存儲(chǔ)器114可用于存儲(chǔ)快速緩沖存儲(chǔ)器108的補(bǔ)救信息并可封裝以代替基于保險(xiǎn)的補(bǔ)救程序電路?？焖俅鎯?chǔ)器115構(gòu)成可編程邏輯電路，其存儲(chǔ)的信息可確定對(duì)應(yīng)于輸入的輸出的邏輯功能。舉個(gè)實(shí)例，快速存儲(chǔ)器115可起著邏輯電路的作用，其中通過(guò)執(zhí)行用于多位地址信號(hào)的預(yù)定邏輯操作所獲得的每個(gè)結(jié)果可保持作為預(yù)先數(shù)據(jù)，以便相應(yīng)于地址輸入信號(hào)的邏輯數(shù)值組合而提供預(yù)定邏輯操作結(jié)果。
雖然不特別加以限制，但系統(tǒng)LSI101可包括互補(bǔ)MIS晶體管(絕緣柵極場(chǎng)效應(yīng)晶體管)，其是通過(guò)單層多晶硅柵極工藝而形成在單一半導(dǎo)體襯底如單晶硅襯底上的，并且其柵極氧化膜具有兩種厚度。
雖然不特別加以限制，但外部輸入/輸出電路103，模擬輸入/輸出電路104，DRAM106，快速存儲(chǔ)器113-115，ADC111和DAC112可包括MIS晶體管，其中每個(gè)晶體管在使用0.2μm工藝技術(shù)的情況下可具有0.4μm的柵極長(zhǎng)度和8nm(Tox2)的柵極氧化膜厚度。其理由是，設(shè)置比較大的厚度對(duì)于由柵極氧化膜制成的隧道氧化膜來(lái)說(shuō)應(yīng)是理想的，以便有益于快速存儲(chǔ)器的信息保持能力，此外，相對(duì)于MIS晶體管的操作電壓需要保證一定程度的耐壓(相對(duì)于柵極氧化膜的耐壓)。因此，構(gòu)成快速存儲(chǔ)器的非易失性存儲(chǔ)器元件、包含在外部接口電路等中的那些MIS晶體管的MIS晶體管柵極絕緣膜可在工藝偏差所造成的誤差可允許范圍內(nèi)具有相等的厚度。雖然未特別加以限制，但基于工藝偏差的柵極絕緣膜厚度的可允許范圍在工藝的最小加工尺寸為0.25μm至0.2μm的情況下對(duì)于8.0nm的目標(biāo)膜厚度約為±0.5nm，并且在工藝的最小加工尺寸為0.18μm至0.15μm的情況下對(duì)于6.5nm的目標(biāo)膜厚度約為±0.3nm。
另一方面，操作供電電壓下降為相對(duì)較低的內(nèi)部電壓的各電路，也就是邏輯電路109，快速存儲(chǔ)器108和CPU107，包括各MIS晶體管，其中每個(gè)晶體管具有的柵極長(zhǎng)度為0.2μm，柵極氧化膜厚度為4nm(Tox1)。雖然未特別加以限制，但電平移位器105包含兩個(gè)柵極氧化膜厚度的MIS晶體管。
具有不同柵極氧化膜厚度的各MIS晶體管柵極是由相同膜厚的多晶硅層制成。在這里，相同膜厚的多晶硅層意味著膜厚在基于工藝偏差的可允許范圍內(nèi)是相等的。雖然不特別加以限制，但基于工藝偏差的柵極膜厚可允許范圍對(duì)于30nm至200nm目標(biāo)膜厚約為±10％。
上述具有相等厚度的柵極氧化膜可使用相同的光掩模來(lái)制成，并且上述具有相等厚度的多晶硅柵極也可使用相同的光掩模來(lái)制成。采用該方法，在單層?xùn)艠O結(jié)構(gòu)的非易失性存儲(chǔ)器元件中柵極氧化膜可以與其他電路的MIS晶體管的柵極氧化膜共同制成，由此快速存儲(chǔ)器113至115的非易失性存儲(chǔ)元件可通過(guò)擇優(yōu)地避免系統(tǒng)LSI101的制造工藝的復(fù)雜化而賦予稍長(zhǎng)的信息保持能力。
圖1所示的是快速存儲(chǔ)器113-115的非易失性存儲(chǔ)器元件和包含在外部輸入/輸出電路103中以及邏輯電路109中的n溝道型MIS晶體管的截面結(jié)構(gòu)。
包含在邏輯電路109中的MIS晶體管MLGn是在p型半導(dǎo)體襯底120中制成的p型阱區(qū)121內(nèi)制成的。p型阱區(qū)121由元件隔離區(qū)123隔離。MIS晶體管MLGn包括具有4nm厚度的柵極氧化膜(Tox1)GO1，具有200nm厚度的由n型多晶硅膜制成的柵極GT1，由n型區(qū)制成的源極ST1，和由n型區(qū)制成的漏極DT1。用于外部輸入/輸出電路的MIS晶體管MIOn可在p型半導(dǎo)體襯底120上制成的p型阱區(qū)121內(nèi)制成。P型阱區(qū)121可通過(guò)隔離區(qū)123隔離。MIS晶體管MIOn包括具有8nm厚度的柵極氧化膜GO2(Tox2)，具有200nm厚度由n型多晶硅膜制成的柵極GT2，由n型區(qū)制成的源極ST2，和由n型區(qū)制成的漏極DT2。
每個(gè)快速存儲(chǔ)器113-115的非易失性存儲(chǔ)器元件130包括MIS晶體管MFSn，和構(gòu)成控制柵極CGT的耦合電容電極。特別是，MIS晶體管MFSn是在p型半導(dǎo)體襯底120上形成的p型阱區(qū)(p阱)121內(nèi)制成的。p型阱區(qū)通過(guò)元件隔離區(qū)123而隔離。MIS晶體管MFSn包括n型區(qū)的源極ST3，n型區(qū)的漏極DT3，位于源極ST3和漏極DT3n之間的溝道上提供的具有8nm厚度的柵極氧化膜GO3(Tox2)，和設(shè)置在柵極氧化膜GO3上由n型多晶硅膜制成的浮動(dòng)?xùn)艠OFGT，其具有200nm的厚度。控制柵極CGT是在p型半導(dǎo)體襯底120上制成的n型阱區(qū)(n阱)122。n型阱區(qū)122是通過(guò)元件隔離區(qū)123隔離的。n型阱區(qū)122通過(guò)柵極氧化膜GO3由浮動(dòng)?xùn)艠OFGT的伸長(zhǎng)部分所覆蓋。在圖1的截面圖中，所描繪的浮動(dòng)?xùn)艠OFGT，好象其在MIS晶體管MFSn和控制柵極CGT之間的中間會(huì)破裂，但其實(shí)際上是制成整體，如圖7所示，其將在后面加以描述。順言之，n型阱區(qū)122可形成有n+型區(qū)203，以用于控制柵極CGT的電極連接。
圖3是用以說(shuō)明非易失性存儲(chǔ)器元件130的擦除操作的示意圖。在擦除操作中，p型阱區(qū)121和作為控制柵極CGT的n型阱區(qū)122會(huì)達(dá)到0伏，如地電位，也就是說(shuō)，保持Vpw＝0V和Vw＝0V；7V的正電壓，也就是說(shuō)，將Vs＝7V提供給源極ST3；和0伏如地電位，也就是說(shuō)，可將Vb＝0V提供給漏極DT3；由此電子會(huì)通過(guò)隧道電流從浮動(dòng)?xùn)艠OFGT提取到源極ST3中。因此，由控制柵極(字線)所示的非易失性存儲(chǔ)器元件130的閾值電壓會(huì)下降到如2V。接著，元件130的閾值電壓的狀態(tài)會(huì)進(jìn)入擦除狀態(tài)。從非易失性存儲(chǔ)器元件130的器件結(jié)構(gòu)可以清楚地看到，控制柵極CGT可在n型阱區(qū)122上形成，使得不會(huì)將字線電壓Vw導(dǎo)入負(fù)電壓。因此，在擦除操作過(guò)程中，源極電壓Vs可相對(duì)于字線電壓Vw＝0V而保持在Vs＝7V電壓下。
圖4是用于說(shuō)明非易失性存儲(chǔ)器元件130寫(xiě)入操作的示意圖。在寫(xiě)入操作過(guò)程中，p型阱區(qū)121可保持在0V(Vpw＝0V)下，n型阱區(qū)122作為控制柵極(字線)保持在6V(Vpw＝6V)下，源極ST3保持在地電位(Vs＝0V)下，和漏極DT3保持在5V(Vb＝5V)下。因此，在漏極DT3中所產(chǎn)生的熱電子會(huì)注入到浮動(dòng)?xùn)艠OFGT中，并且由控制柵極(字線)CGT所示的非易失性存儲(chǔ)器元件130的閾值電壓會(huì)升高到如4V。接著，元件130閾值電壓的狀態(tài)會(huì)導(dǎo)入寫(xiě)入狀態(tài)。順言之，元件130的寫(xiě)入狀態(tài)的閾值電壓與其擦除狀態(tài)正好可與上述相反地設(shè)置。
圖5是用以說(shuō)明非易失性存儲(chǔ)器元件的讀出操作示意圖。在讀出操作中，p型阱區(qū)121可保持在地電位(Vpw＝0V)下，形成控制柵極(字線)CGT的n型阱122保持在3V(Vpw＝3V)下，源極ST3保持在地電位(Vs＝0V)下，和漏極DT3保持在1V(Vb＝1V)下。因此，由控制柵極(字線)CGT所示的閾值電壓可以被確定。1V的漏極DT3是該漏極所連接的數(shù)據(jù)線的預(yù)充電電平。在這種情況下，讀出字線電壓(Vpw＝3V)可保持在擦除狀態(tài)下的閾值電壓VthL(VthL＝2V)和寫(xiě)入狀態(tài)下的閾值電壓VthH(VthH＝4V)之間的中間值。這一點(diǎn)將在后面加以詳細(xì)的描述。
圖6表示存儲(chǔ)器單元131的電路圖，其是以差動(dòng)形式的一對(duì)非易失性存儲(chǔ)器元件130構(gòu)成的。雖然未作特別的限制，但兩個(gè)非易失性存儲(chǔ)器元件130，其每個(gè)包括MIS晶體管MFSn和控制柵極CGT，構(gòu)成對(duì)應(yīng)于1比特的存儲(chǔ)器單元(單位單元)131。每個(gè)非易失性存儲(chǔ)器元件130包括源極ST3，漏極DT3，浮動(dòng)?xùn)艠OFGT和控制柵極CGT，并且一對(duì)控制柵極CGT可共同連接于對(duì)應(yīng)行的字線WL上。一個(gè)非易失性存儲(chǔ)器元件130(L)的漏極可連接到一對(duì)對(duì)應(yīng)列的互補(bǔ)數(shù)據(jù)線的一個(gè)數(shù)據(jù)線DLt上，同時(shí)另一非易失性存儲(chǔ)器元件130(R)可連接到對(duì)應(yīng)列的互補(bǔ)數(shù)據(jù)線對(duì)的另一數(shù)據(jù)線DLb上。另外，源極ST3可連接到構(gòu)成擦除單元的每組非易失性存儲(chǔ)器元件的共同源極線SL上。
圖7表示圖6所示兩個(gè)存儲(chǔ)器單元的平面布置圖。順言之，圖6中非易失性存儲(chǔ)器元件130的截面對(duì)應(yīng)于沿圖7所示箭頭A-A′所截截面。
參照?qǐng)D7，一個(gè)存儲(chǔ)器單元131用虛線表示，并且它是由在p型阱區(qū)121上形成的元件130制成的，和n型阱流動(dòng)區(qū)122是與p型阱區(qū)121相鄰形成并用以形成控制柵極CGT。由標(biāo)號(hào)123L所表示的矩形外側(cè)是元件隔離區(qū)123。浮動(dòng)?xùn)艠OFGT是由多晶硅層PSi制成。形成控制柵極CGT的n型阱區(qū)122通過(guò)接觸孔CH連接到第一鋁導(dǎo)電層AL1上，并且第一鋁導(dǎo)電層AL1進(jìn)一步通過(guò)通孔TH連接到由第二鋁導(dǎo)電層AL2制成的字線WL上。n型阱區(qū)122沿字線延伸?；パa(bǔ)數(shù)據(jù)線對(duì)DLt，DLb由第一鋁導(dǎo)電層制成。在p型阱區(qū)121上的漏極DT3可通過(guò)接觸孔CH連接到互補(bǔ)數(shù)據(jù)線對(duì)DLt，DLb上。在p型阱區(qū)121上的源極ST3可通過(guò)接觸孔CH連接到第一鋁導(dǎo)電層AL1上，并且第一鋁導(dǎo)電層AL1可通過(guò)通孔TH進(jìn)一步連接到由第二鋁導(dǎo)電層AL2制成的源線SL上。如此構(gòu)成的元件130的上表面完全由第三鋁導(dǎo)電層AL3覆蓋，用以保護(hù)元件130免受光的影響，以便防止由紫外線等造成的軟失效。順言之，電容(C2)通過(guò)用作控制柵極(字線)CGT的n型阱區(qū)122和用作浮動(dòng)?xùn)艠OFGT的多晶硅層PSi之間的柵極氧化膜而形成。由MIS晶體管130的柵極電容(C1)和上述電容(C2)所確定的耦合比C2/(C1＋C2)可設(shè)置在如0.8。如圖7所示，其他存儲(chǔ)器單元可設(shè)置在存儲(chǔ)器單元131的周圍，以便相對(duì)于兩點(diǎn)劃線B，C，D和E而鏡象對(duì)稱。如此構(gòu)成存儲(chǔ)器單元。順言之，本技術(shù)領(lǐng)域的普通專業(yè)人員很容易理解，每個(gè)用以按如圖3-5所示設(shè)置p型阱區(qū)電位的p型區(qū)300可在源線SL(AL2)下(未示出)以預(yù)定間隔設(shè)置。
圖8是表示快速存儲(chǔ)器113的方框圖，其可以差動(dòng)方式使用存儲(chǔ)器單元131。順言之，每個(gè)其他快速存儲(chǔ)器114和115可類似于快速存儲(chǔ)器113而構(gòu)成。
在快速存儲(chǔ)器113的存儲(chǔ)器陣列中，存儲(chǔ)器單元131可以矩陣形狀設(shè)置。存儲(chǔ)器單元131的控制柵極可耦合到對(duì)應(yīng)行的字線WL1-WLn上，其漏極可耦合到對(duì)應(yīng)列的互補(bǔ)數(shù)據(jù)線對(duì)DLt1，DLb1-DLtm，DLbm上，和其源極可耦合到每個(gè)擦除單元塊的源線SLi上。行譯碼器140根據(jù)行地址信號(hào)RADD等而形成字線選擇信號(hào)。字驅(qū)動(dòng)器141可驅(qū)動(dòng)由字線選擇信號(hào)所選擇的字線。字線驅(qū)動(dòng)電壓可根據(jù)用于非易失性存儲(chǔ)器元件130的擦除、寫(xiě)入和讀出操作通過(guò)字線驅(qū)動(dòng)電壓轉(zhuǎn)換電路142而提供給字線驅(qū)動(dòng)器141。順言之，用以保持行地址信號(hào)RADD的鎖存電路可設(shè)置在行譯碼器140的輸入部分上。
互補(bǔ)數(shù)據(jù)線對(duì)DLt1，DLb1-DLtm，DLbm可通過(guò)相等的MIS晶體管M1和預(yù)充電MIS晶體管M2，M3而分別耦合到讀出放大器(SA)的差動(dòng)輸入/輸出端上。標(biāo)號(hào)Vpc表示預(yù)充電電壓，和標(biāo)號(hào)Φpc表示預(yù)充電/均衡控制信號(hào)。預(yù)充電電壓轉(zhuǎn)換電路149可根據(jù)非易失性存儲(chǔ)器元件130的擦除、寫(xiě)入和讀出操作而切換和提供預(yù)充電電壓Vpc。讀出放大器143的操作供電電壓可根據(jù)非易失性存儲(chǔ)器元件130的擦除、寫(xiě)入和讀出操作模式通過(guò)讀出放大器供電電壓轉(zhuǎn)換電路144而切換和饋送。還有，互補(bǔ)數(shù)據(jù)線對(duì)DLt1，DLb1-DLtm，DLbm可通過(guò)列選擇MIS晶體管M4，M5而共同連接到互補(bǔ)公共數(shù)據(jù)線對(duì)CDt，CDb上。列譯碼器145可譯碼列地址信號(hào)CADD，并且可控制一對(duì)列選擇MIS晶體管M4，M5進(jìn)入其導(dǎo)通狀態(tài)。順言之，用以保持列地址信號(hào)CADD的鎖存電路也可設(shè)置在列譯碼器145的輸入部分上?；パa(bǔ)公共數(shù)據(jù)線對(duì)CDt，CDb可耦合到主放大器146的數(shù)據(jù)輸入/輸出端上。主放大器146可以以單端形式提供互補(bǔ)公共數(shù)據(jù)線對(duì)CDt，CDb的差動(dòng)信號(hào)給外部的快速存儲(chǔ)器，并且根據(jù)由外部快速存儲(chǔ)器所接收的寫(xiě)入信號(hào)邏輯數(shù)值互補(bǔ)地驅(qū)動(dòng)互補(bǔ)公共數(shù)據(jù)線對(duì)CDt，CDb。源線SLi可對(duì)應(yīng)于非易失性存儲(chǔ)器元件130的擦除、寫(xiě)入和讀出操作切換和饋送源線電壓?？刂齐娐?48可根據(jù)由外部快速存儲(chǔ)器所選取操作的許多指令信號(hào)CONT而執(zhí)行快速存儲(chǔ)器的整個(gè)控制，如操作定時(shí)控制和非易失性存儲(chǔ)器元件130的擦除、寫(xiě)入和讀出操作的各操作電壓的選擇控制。在擦除、寫(xiě)入和讀出操作中提供給非易失性存儲(chǔ)器元件130的電壓可參照?qǐng)D3-5所述進(jìn)行控制。順言之，由指令信號(hào)CONT所特定的操作也可包括寫(xiě)入檢驗(yàn)操作和擦除檢驗(yàn)操作。
在圖9中示出了讀出放大器的一個(gè)實(shí)例。讀出放大器143具有一對(duì)互補(bǔ)MIS反相器電路，其中每個(gè)反相器電路包括由p溝道型MIS晶體管M10和n溝道型MIS晶體管M11組成的串聯(lián)電路，并且其構(gòu)成差動(dòng)放大器電路，其中互補(bǔ)MIS反相器電路之一的輸入可耦合到另一交叉的輸出上。供電電壓/寫(xiě)入高壓(Vcc/Vpp)轉(zhuǎn)換電路150的輸出可通過(guò)p溝道型MIS晶體管M12而連接到MIS晶體管M10的源極上，并且MIS晶體管M11的源極可通過(guò)n溝道型MIS晶體管M13而連接到地電壓GND(＝0V)上。供電電壓/寫(xiě)入高壓(Vcc/Vpp)轉(zhuǎn)換電路150可在讀出模式下提供供電電壓Vcc＝1.8V，并且在寫(xiě)入模式下提供寫(xiě)入高壓Vpp＝5.5V。MIS晶體管M12，M13起著讀出放大器143電源開(kāi)關(guān)的作用，并且讀出放大器啟動(dòng)控制信號(hào)Φsa可饋送給MIS晶體管M13的柵極，同時(shí)通過(guò)借助于反相器151將讀出放大器啟動(dòng)控制信號(hào)Φsa反相所獲得的信號(hào)饋送給MIS晶體管M13。讀出放大器啟動(dòng)控制信號(hào)Φsa在一定時(shí)間時(shí)導(dǎo)入其高電平，使讀出放大器在該電平下操作。順言之，在擦除操作中，讀出放大器143保持其無(wú)效狀態(tài)，并且互補(bǔ)數(shù)據(jù)線對(duì)可通過(guò)預(yù)充電MIS晶體管M2，M3而保持在地電壓(＝0V)下。
正如參照?qǐng)D3和4分別描述的，非易失性存儲(chǔ)器元件130擦除和寫(xiě)入所必需的高壓即7V，5V和6V電壓可直接由快速存儲(chǔ)器外部輸入，或其也可通過(guò)使用內(nèi)部升壓電路升高1.8V的供電電壓或3.3V的外部供電電壓而產(chǎn)生。參照?qǐng)D5所述的非易失性存儲(chǔ)器元件130讀出操作所必需的3V字線選擇電平可以或是通過(guò)使用內(nèi)部升壓電路升高1.8V的內(nèi)部供電電壓來(lái)產(chǎn)生，或是通過(guò)使用內(nèi)部的降壓電路降低3.3V的外部供電電壓而產(chǎn)生。
存儲(chǔ)器單元131的存儲(chǔ)信息可通過(guò)相互不同的兩個(gè)非易失性存儲(chǔ)器元件130的邏輯狀態(tài)來(lái)確定。舉個(gè)例子，存儲(chǔ)器單元131的存儲(chǔ)信息的邏輯值“1”可通過(guò)左存儲(chǔ)器單元130(L)的寫(xiě)入狀態(tài)，其中閾值電壓為高，和右存儲(chǔ)器單元130(R)的擦除狀態(tài)，其中閾值電壓為低，而獲得。當(dāng)處于該狀態(tài)下的存儲(chǔ)器單元131在讀出狀態(tài)下進(jìn)行選擇時(shí)，圖8的快速存儲(chǔ)器可如此操作，如數(shù)據(jù)線DLt1保持預(yù)充電電平以保持高電平，同時(shí)數(shù)據(jù)線DLb1預(yù)充電為低電平，所得電壓差可通過(guò)讀出放大器143讀出并放大，并且邏輯值“1”的數(shù)據(jù)可通過(guò)主放大器146提供給外部。
另一方面，存儲(chǔ)器單元131的存儲(chǔ)信息邏輯值“0”可通過(guò)左存儲(chǔ)器單元130(L)的擦除狀態(tài)，其中閾值電壓為低，和右存儲(chǔ)器單元130(R)的寫(xiě)入狀態(tài)，其中閾值電壓為高，而獲得。當(dāng)處于該狀態(tài)下的存儲(chǔ)器單元131在讀出操作中進(jìn)行選擇時(shí)，圖8的快速存儲(chǔ)器如此操作，如數(shù)據(jù)線DLb1保持預(yù)充電電平以保持高電平，同時(shí)數(shù)據(jù)線DLt1進(jìn)行預(yù)充電以成為低電平，所得電壓差可通過(guò)讀出放大器143讀出并放大，并且邏輯值“0”的數(shù)據(jù)可通過(guò)主放大器146而提供給外部。
在將邏輯數(shù)據(jù)值“1”寫(xiě)入存儲(chǔ)器單元131中的情況下，非易失性存儲(chǔ)器元件130(L)，130(R)被導(dǎo)入擦除狀態(tài)，因此根據(jù)通過(guò)輸入給主放大器146的邏輯值“1”的寫(xiě)入數(shù)據(jù)而驅(qū)動(dòng)互補(bǔ)電平的互補(bǔ)公共數(shù)據(jù)線對(duì)CDt，CDb的互補(bǔ)信號(hào)，只有左非易失性存儲(chǔ)器元件130(L)通過(guò)用于互補(bǔ)數(shù)據(jù)線對(duì)的讀出放大器143的差動(dòng)放大動(dòng)作而按程序進(jìn)入寫(xiě)入狀態(tài)。在將邏輯值“0”的數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元131中的情況下，在非易失性存儲(chǔ)器元件130(L)，130(R)導(dǎo)入擦除狀態(tài)以后，只有右非易失性存儲(chǔ)器元件130(R)與上述相反地按程序進(jìn)入寫(xiě)入狀態(tài)。
圖10表示非易失性存儲(chǔ)器元件130的初始閾值電壓Vthi和字線的選擇電壓Vread之間的關(guān)系。非易失性存儲(chǔ)器元件130的初始閾值電壓Vthi是考慮了讀出放大器143的操作點(diǎn)和字線選擇電壓Vread之后確定的。特別是，提供給字線WL用以從非易失性存儲(chǔ)器元件130中讀出信息的選擇電壓Vread和非易失性存儲(chǔ)器元件130的初始閾值電壓Vthi相互基本相等。舉個(gè)例子，兩個(gè)電壓之間的電壓差可設(shè)置在一定電壓(如50mv的電壓)，使其小于輸入電壓的電壓寬度ΔVth，在該電壓范圍內(nèi)可使讀出放大器143執(zhí)行瞬時(shí)響應(yīng)操作(也就是說(shuō)，讀出放大器143的所謂“高靈敏度范圍”)。圖11表示讀出放大器143輸入/輸出特性的一個(gè)實(shí)例。電壓寬度ΔVth區(qū)域是一范圍，在該范圍內(nèi)，構(gòu)成讀出放大器143的兩個(gè)MIS晶體管M10和M11在其飽和區(qū)域內(nèi)工作。除了滿足上述條件以外，圖10的實(shí)例尤其要將初始閾值電壓Vthi設(shè)置在低閾值電壓VthL和高閾值電壓VthH平均值附近的電壓下。在圖3和4的描述中，在寫(xiě)入狀態(tài)下的高閾值電壓VthH為4V，而在擦除狀態(tài)下的低閾值電壓VthL為2V。在該情況下，在讀出操作中的初始閾值電壓Vthi和字線選擇電壓Vread可作為實(shí)例設(shè)置在3V電壓。
在電荷保持狀態(tài)下，非易失性存儲(chǔ)器元件130的高閾值電壓VthH在熱平衡狀態(tài)下逐漸接近初始閾值電壓Vthi，因?yàn)樵旧淼碾妶?chǎng)施加到隧道膜上時(shí)會(huì)引起電荷泄漏。另一方面，非易失性存儲(chǔ)器元件130的低閾值電壓VthL在熱平衡狀態(tài)下會(huì)逐漸接近初始閾值電壓Vthi，因?yàn)樵谧x出模式下字線選擇電壓Vread會(huì)引起電場(chǎng)處于電荷增益方向上。如上所述，初始閾值電壓Vthi和讀出字線選擇電壓Vread在電壓寬度ΔVth范圍內(nèi)可設(shè)置成基本相等，其中在該范圍內(nèi)讀出放大器143的靈敏度高。因此，即使存儲(chǔ)器單元131的某個(gè)非易失性存儲(chǔ)器元件130(L)或130(R)由于具有高閾值電壓VthH的非易失性存儲(chǔ)器元件130的閾值電壓逐漸下降或具有低閾值電壓VthL的非易失性存儲(chǔ)器元件的閾值電壓逐漸上升而出現(xiàn)故障，故障存儲(chǔ)器元件130(L)或130(R)的閾值電壓會(huì)導(dǎo)入基本等于字線選擇電壓Vread的狀態(tài)。因此，故障非易失性存儲(chǔ)器元件130(L)或130(R)會(huì)處于其導(dǎo)通狀態(tài)和截止?fàn)顟B(tài)之間的瞬時(shí)狀態(tài)下或中間狀態(tài)下，由此通過(guò)數(shù)據(jù)線傳遞給讀出放大器143的其信號(hào)狀態(tài)會(huì)將該讀出放大器143導(dǎo)入瞬時(shí)響應(yīng)操作的輸入狀態(tài)。因此，如果存儲(chǔ)器單元131的另一非易失性存儲(chǔ)器元件130的狀態(tài)為正常的話，很有可能存儲(chǔ)器單元131在損壞之前的正確邏輯值的存儲(chǔ)信息通過(guò)讀出放大器的差動(dòng)放大動(dòng)作而重現(xiàn)。因此，存儲(chǔ)器單元131的長(zhǎng)期數(shù)據(jù)保持能力會(huì)得到增強(qiáng)，并且可實(shí)現(xiàn)讀出故障率的降低。
尤其是在事先將初始閾值電壓Vthi設(shè)置在相對(duì)低閾值電壓VthL和相對(duì)高閾值電壓VthH之間平均值附近電壓的情況下，可以基本均衡由非易失性存儲(chǔ)器元件130的高閾值電壓VthH逐漸降低所造成的故障出現(xiàn)的可能性和由非易失性存儲(chǔ)器元件130的低閾值電壓VthL逐漸升高所造成的故障出現(xiàn)的可能性。因此，用于存儲(chǔ)信息的存儲(chǔ)器單元131的長(zhǎng)期保持能力將極大地得到增強(qiáng)。
初始閾值電壓Vthi可通過(guò)如將p型雜質(zhì)注入到浮動(dòng)?xùn)艠OFGT中而進(jìn)行控制，因?yàn)榉且资源鎯?chǔ)器元件130是n溝道型。如前所述，通過(guò)單層多晶硅柵極方法制造的非易失性存儲(chǔ)器元件130具有MIS晶體管，并且控制柵極可設(shè)置成使絕緣膜處于其和MIS晶體管的浮動(dòng)?xùn)艠O之間。為了控制閾值電壓，可將類似于p型阱區(qū)121的p型雜質(zhì)引入非易失性存儲(chǔ)器元件130的浮動(dòng)?xùn)艠OFGT中，其中存儲(chǔ)器元件是通過(guò)單層多晶硅柵極方法制造的，由此使非易失性存儲(chǔ)器元件130的初始閾值電壓明顯可設(shè)置在高閾值電壓和低閾值電壓之間大約中間的電壓下。即使在該引入雜質(zhì)的情況下，CMOS方法也可應(yīng)用于構(gòu)成非易失性存儲(chǔ)器元件130的MIS晶體管MFSn的制造。在閾值電壓通過(guò)將n型雜質(zhì)引入MIS晶體管MFSn溝道中進(jìn)行調(diào)節(jié)的另一種情況下，在MIS晶體管MFSn的制造中可將用于溝道注入的光掩模添加到CMOS方法中。
在這里，通過(guò)在存儲(chǔ)器單元131中差動(dòng)連接形式的存儲(chǔ)器單元結(jié)構(gòu)所獲得的讀出故障率的減低將就其概率加以描述。如前所述，Vthi＝Vread的設(shè)置基本平衡了各可能性，其中在該設(shè)置下高閾值電壓VthH非易失性存儲(chǔ)器元件的故障會(huì)由于閾值電壓的降低而出現(xiàn)，并且在該設(shè)置下低閾值電壓的非易失性存儲(chǔ)器元件的故障會(huì)由于閾值電壓的升高而出現(xiàn)。如上所述，這將會(huì)在以2單元/1比特形式的存儲(chǔ)器單元的情況下，其中1比特是由兩個(gè)非易失性存儲(chǔ)器元件構(gòu)成的，引起讀出故障率的出現(xiàn)。舉個(gè)實(shí)例，用f表示在以1單元/1比特型式的存儲(chǔ)器單元情況下10年以后的故障概率，其中1比特是由一個(gè)非易失性存儲(chǔ)器元件構(gòu)成的，下式是成立的狀態(tài)(1)概率Pa，其中在該概率下2單元的二者都是無(wú)故障的，Pa＝(1－f)2(1)狀態(tài)(2)概率Pb，其中在該概率下單元的某個(gè)是故障的，Pb＝(1－f)f＋f(1－f)＝2f(1－f) (2)狀態(tài)(3)概率Pc，其中在該概率下2單元的二者是故障的，Pc＝f2(3)在這里，Pa＋Pb＋Pc＝(1－f)2＋2f(1－f)＋f2＝1成立。用字母N表示每個(gè)芯片的比特總數(shù)，無(wú)故障芯片在狀態(tài)(3)下完全無(wú)比特。在該情況下，N比特一定位于狀態(tài)(1)或狀態(tài)(2)。因此，無(wú)故障芯片的概率Y為Y＝∑NCKPaKPbN-K(4)并且故障芯片的概率F為F＝1－Y＝1－∑NCKPaKPbN-K(5)根據(jù)二項(xiàng)式定理，Y＝∑NCKPaKPbN-K＝(Pa＋Pb)N＝{(1－f)2＋2f(1－f)}N＝(1－f2)N
因此，F(xiàn)＝1－(1－f2)N(6)成立。同時(shí)，在1單元/1比特型式情況下的無(wú)故障芯片的概率Y′為Y′＝(1－f)N(7)由于即使N比特中的一個(gè)錯(cuò)誤比特都會(huì)造成芯片故障的原因，在1單元/1比特型式情況下故障芯片的概率F′為F′＝1－(1－f)N(8)因此，基于本發(fā)明半導(dǎo)體集成電路器件的芯片故障率的改進(jìn)常數(shù)R為R＝Y(jié)/Y′＝(1＋f)N(9)圖14表示以這樣的方式獲得的數(shù)值，即用以計(jì)算如上所述芯片故障率改進(jìn)的效果所使用的保持錯(cuò)誤的故障比特的百分比f(wàn)是對(duì)于隧道膜的不同厚度所實(shí)際測(cè)量的。圖14中所示的是在一定情況下的結(jié)果，其中數(shù)據(jù)根本沒(méi)有被再寫(xiě)入，和其中數(shù)據(jù)被再寫(xiě)入10000次，可以看到錯(cuò)誤百分比會(huì)隨著再寫(xiě)入而增加大約一位數(shù)。圖15表示以這樣的方式所獲得的結(jié)果，即在本發(fā)明中故障芯片的概率和在1單元/1比特型式情況下故障芯片的概率使用上式(6)和(8)進(jìn)行的比較。再寫(xiě)入次數(shù)為10000，并且16Mbit和1Gbit可假設(shè)為比特N的總數(shù)。按照?qǐng)D15的內(nèi)容，在8nm隧道膜厚度下，芯片故障百分比對(duì)于1單元/1比特型式為100％，而芯片故障百分比對(duì)于本發(fā)明的2單元/1比特存儲(chǔ)器單元來(lái)說(shuō)對(duì)于16Mbit可下降到大約1ppm而對(duì)于1Gbit可下降到大約100ppm。通過(guò)上述的公式(9)也可以理解，可靠性超過(guò)6位數(shù)的改進(jìn)效果可通過(guò)使用存儲(chǔ)器單元131而獲得。接著，快速存儲(chǔ)器可以進(jìn)行制造同時(shí)保證高可靠性，即使在具有8nm或以下薄隧道膜厚度的范圍內(nèi)，而該范圍對(duì)于1單元/1比特型式的存儲(chǔ)器單元已經(jīng)達(dá)不到了。這表明，以3.3V供電電壓操作的晶體管柵極氧化膜可以直接用作為隧道膜。圖16表示以這樣的方式所獲得的結(jié)果，即在本發(fā)明中的故障芯片的概率和在1單元/1比特型式情況下的故障芯片的概率在使用上述存儲(chǔ)器單元作為64kB快速存儲(chǔ)器的比較。如圖16可以看到，即使數(shù)據(jù)再寫(xiě)入10000次以后，芯片故障百分比在8nm隧道氧化膜厚度下為0.1ppm，并且其比在1單元/1比特型式情況下降低6位數(shù)。
圖17至20表示制造方法的各主要步驟中圖1邏輯電路的快速存儲(chǔ)器和MIS晶體管MLGn的非易失性存儲(chǔ)器元件130的截面結(jié)構(gòu)。順言之，在后面的描述中所述的標(biāo)號(hào)僅僅是實(shí)例，它們還可以改變。
首先，參見(jiàn)圖17，p型阱區(qū)121可以這樣的方式形成在具有10Ωcm電阻率的p型硅襯底120上，即在形成具有0.3μm深的槽型元件隔離區(qū)123以后，完成離子注入，以1×1012/cm2的劑量在350keV加速能量下注入B+離子，以2×1012/cm2的劑量在150keV加速能量下注入B+離子，和以5×1012/cm2的劑量在50keV加速能量下注入BF2+離子。同樣地，n型阱區(qū)122以這樣的方式形成，即完成離子的注入，以1×1012/cm2的劑量在500keV加速能量下注入P+離子，以2×1012/cm2的劑量在200keV加速能量下注入P+離子，和以3×1012/cm2的劑量在50keV加速能量下注入BF2+離子。具有7nm厚度的高耐壓柵極氧化膜200可在850℃溫度下熱氧化而在阱區(qū)122，121表面上生長(zhǎng)。然后，通過(guò)現(xiàn)有技術(shù)的平面印刷法形成具有1μm的抗蝕膜201，其只在形成邏輯電路的MIS晶體管的區(qū)域上開(kāi)口，和通過(guò)如圖所示濕法腐蝕除去形成有邏輯電路MIS晶體管區(qū)域上的高耐壓柵極氧化膜200。
接著，通過(guò)灰化除去抗蝕膜201，并且沖洗所得結(jié)構(gòu)。
然后，如圖18所示，在850℃下熱氧化生長(zhǎng)具有4nm厚度的低耐壓柵極氧化膜204(GO1)，而同時(shí)，柵極氧化膜200附加地氧化，以形成高耐壓柵極氧化膜200(GO3)增加到8nm厚度。加厚的高耐壓柵極氧化膜200成為非易失性存儲(chǔ)器元件的柵極氧化膜GO3。然后，在600℃溫度下通過(guò)CVD法(化學(xué)汽相淀積法)淀積多晶硅，并且通過(guò)離子注入形成具有200nm厚度的多晶硅膜，其中離子注入是以4×1015/cm2的劑量在20keV加速能量下注入P+離子的。此外，形成由現(xiàn)有技術(shù)平面印刷法所加工的柵極202(GT1)。然后，以這樣的方式形成源和漏區(qū)203，即通過(guò)離子注入在30keV加速能量下以3×1015/cm2的劑量注入As+離子，其中掩模為1μm厚的抗蝕膜，并且其在用于邏輯電路MIS晶體管中的n溝道型MIS晶體管(MLGn)和構(gòu)成快速存儲(chǔ)器單元的MIS晶體管(MFSn)區(qū)域上開(kāi)口。區(qū)域203可用作源區(qū)ST1，ST2，ST3和漏區(qū)DT1，DT2，DT3。
進(jìn)一步地，圖19表示一種狀態(tài)，其中具有1μm厚度的硅氧化膜205可在400℃溫度下借助于CVD法(化學(xué)汽相淀積法)淀積多晶硅而形成，并且借助于(化學(xué)機(jī)械拋光)弄平淀積的多晶硅，并且其中第一鋁導(dǎo)電層206(AL1)可通過(guò)在膜205的所需位置上形成接觸孔、借助于濺射淀積500nm厚度的鋁膜并通過(guò)現(xiàn)有技術(shù)平面印刷法加工淀積的鋁膜而形成。
最后，如圖20所示，形成第一層間絕緣膜207，加工第一接觸孔，形成第二鋁導(dǎo)電層208(AL2)，形成第二層間絕緣膜209，和加工第三鋁導(dǎo)電層210(AL3)。進(jìn)一步地，淀積和加工鈍化膜，未示出，由此完成該實(shí)施例系統(tǒng)LSI的制造，其中組合了快速存儲(chǔ)器。
由上述制造方法還可以清楚地看到，比邏輯電路109柵極氧化膜厚的柵極氧化膜200會(huì)生長(zhǎng)，并且非易失性存儲(chǔ)器元件130可以通過(guò)單層多晶硅方法而很容易地制造。
現(xiàn)在，將參照?qǐng)D21至32來(lái)描述使用CMOS方法制造系統(tǒng)LSI情況下制造方法，其中以差動(dòng)方式連接的非易失性存儲(chǔ)器元件包含在快速存儲(chǔ)器單元中。在每個(gè)附圖中，“I/O NMIS”表示用以形成構(gòu)成外部輸入/輸出電路103的n溝道型MIS晶體管的區(qū)域，“I/O PMIS”表示用以形成構(gòu)成外部輸入/輸出電路103的p溝道型MIS晶體管的區(qū)域，“LOGIC NMIS”表示用以形成構(gòu)成邏輯電路109的n溝道型MIS晶體管的區(qū)域，和“LOGIC PMIS”表示用以形成構(gòu)成邏輯電路109的p溝道型MIS晶體管的區(qū)域。此外，在每個(gè)附圖中，“MEMORYCELL DOMAIN”表示用以形成構(gòu)成非易失性存儲(chǔ)器元件130的MIS晶體管的區(qū)域。在存儲(chǔ)器單元區(qū)域中，電容可從圖中省略，其中控制柵極CGT可用作耦合電容電極。另外，雖然兩種不同厚度的柵極氧化膜在每個(gè)附圖中無(wú)法分辨，但是其設(shè)置可參照?qǐng)D17至20所述。進(jìn)一步地，在制造方法接下來(lái)的描述中，表示阱區(qū)、半導(dǎo)體區(qū)等的參考標(biāo)號(hào)為方便起見(jiàn)將不同于前述標(biāo)號(hào)。
首先，如圖21所示，舉個(gè)實(shí)例，半導(dǎo)體襯底(在該階段，為半導(dǎo)體晶片)3在約800℃下進(jìn)行濕法氧化，其中襯底為p型并且其電阻率為約10Ωcm，以便在其表面形成約10nm厚度的薄硅氧化膜10，然后在硅氧化膜10上通過(guò)CVD(化學(xué)汽相淀積法)淀積約200nm厚度的硅氮化膜11。硅氧化膜10的形成是為了緩和在埋設(shè)于元件隔離槽中的硅氧化膜在以后的步驟下進(jìn)行燒結(jié)等情況下作用在半導(dǎo)體襯底3上的應(yīng)力，因此，其可用作掩模，以防止位于該膜11下的部分(有源區(qū))的襯底表面部分的氧化。
接著，使用光刻膠膜作為掩模干法腐蝕硅氮化膜11、硅氧化膜10和半導(dǎo)體襯底3，由此在半導(dǎo)體襯底3上形成約300-400nm深的隔離槽4a。該隔離槽4a可最好按該方式形成，即硅氮化膜11可使用光刻膠膜作為掩模而干法腐蝕，接著除去光刻膠膜，并且使用布圖的硅氮化膜11作為掩模干法腐蝕半導(dǎo)體襯底3。
在該處理以后，為了去除在隔離槽4a的內(nèi)壁上由上述腐蝕所產(chǎn)生的損壞層，所得半導(dǎo)體襯底3可在約1000℃下進(jìn)行干法氧化，以便在隔離槽4A的內(nèi)壁上形成約30nm厚的薄硅氧化膜。接著，如圖22所示，隨著半導(dǎo)體襯底3濕法氧化以后，在所得半導(dǎo)體襯底3上淀積具有約400nm厚度的硅氧化膜13，由此完成燒結(jié)，用以改進(jìn)埋設(shè)在隔離槽4a中硅氧化膜13的質(zhì)量。舉個(gè)實(shí)例，硅氧化膜13可通過(guò)等離子CVD法進(jìn)行淀積，其中可使用臭氧(O3)和四乙氧基硅烷(TEOS)作為源氣。
接著，通過(guò)CVD法在硅氧化膜13上淀積約200nm厚的硅氮化膜，然后使用光刻膠膜作為掩模進(jìn)行干法腐蝕，由此只在位于如存儲(chǔ)器單元陣列和外部電路之間交接部分上相對(duì)較大區(qū)域的隔離槽4a的上部留有硅氮化膜14。在隔離槽4a的上部上保留的硅氮化膜14的形成用以防止以下現(xiàn)象(變形)，其中當(dāng)硅氧化膜13通過(guò)在下面的步驟中的化學(xué)機(jī)械拋光(CMP)進(jìn)行拋光和弄平時(shí)，在相對(duì)較大區(qū)域的隔離槽4a中的硅氧化膜13與在相對(duì)較小區(qū)域的隔離槽4a中的硅氧化膜13相比拋光要深些。
接著，除去用以將硅氮化膜14構(gòu)圖的光刻膠膜，然后，將硅氧化膜13拋光并使用硅氮化膜11，14作為阻擋層通過(guò)CMP而留在隔離槽4a中，由此形成隔離部分4。隔離部分4對(duì)應(yīng)于圖1所示的元件隔離區(qū)123。
然后，除去硅氮化膜11，14，并且將所得半導(dǎo)體襯底3進(jìn)行預(yù)氧化處理，以便在襯底3上形成約10nm厚的柵極絕緣膜。然后，如圖23所示，在所得半導(dǎo)體襯底3的基本表面上形成使待掩埋區(qū)域露出并覆蓋其他區(qū)域的光刻膠圖案12C，因此使例如磷通過(guò)使用光刻膠圖案12C作為掩模而離子注入到半導(dǎo)體襯底3中，以便形成在半導(dǎo)體襯底3中n型掩埋區(qū)15。順言之，在該階段中，n型掩埋區(qū)15還未形成，因?yàn)橛靡允闺s質(zhì)活化的熱處理還未作用于半導(dǎo)體襯底3，而圖中所示是為了方便理解。
接著，除去光刻膠圖型12C，然后，在所得半導(dǎo)體襯底3的基本表面上形成使所有部分上的阱區(qū)露出并覆蓋任何其他區(qū)域的光刻膠膜圖型。然后，將例如磷通過(guò)使用光刻膠膜圖型作為掩模離子注入到半導(dǎo)體襯底3中。在這里，分別單獨(dú)地進(jìn)行至少兩次雜質(zhì)引入步驟；即引入雜質(zhì)的步驟，用以形成n阱(n型阱區(qū))16NW，和引入雜質(zhì)的步驟，用以設(shè)置MIS晶體管的閾值電壓，其中晶體管是形成在存儲(chǔ)器單元區(qū)域外部的n阱16NW上。然后，除去光刻膠圖型。
接著，如圖24所示，在所得半導(dǎo)體襯底3的基本表面上形成光刻膠圖案12D，其使p阱區(qū)露出并覆蓋任何其他區(qū)域。然后，將例如硼或二氟化硼通過(guò)使用光刻膠圖案12D作為掩模而離子注入到半導(dǎo)體襯底3中。在這里，分別單獨(dú)地進(jìn)行至少兩個(gè)雜質(zhì)引入步驟；即引入雜質(zhì)的步驟，用以形成p阱(p型阱區(qū))16PW，和引入雜質(zhì)的步驟，用以設(shè)置MIS晶體管的Vth，其中晶體管是形成在存儲(chǔ)器單元區(qū)域外部的p阱16PW上。然后，除去光刻膠圖案12D。
在該一系列處理步驟以后，所得半導(dǎo)體襯底3經(jīng)受熱處理，由此活性雜質(zhì)引入半導(dǎo)體襯底3等中，在半導(dǎo)體襯底3上形成n阱16NW，p阱16PW和n型掩埋區(qū)。n阱16NW對(duì)應(yīng)于圖1所示的n型阱區(qū)122，而p阱16PW對(duì)應(yīng)于圖1所示的p型阱區(qū)121。
在該處理之后，制造方法進(jìn)入到形成柵極氧化膜的步驟，正如下面實(shí)例所述。首先，完成氧化處理，用以形成在半導(dǎo)體襯底3上形成的用于高耐壓晶體管的柵極絕緣膜，由此具有第一厚度的相對(duì)較大并約為8nm的柵極絕緣膜可形成在半導(dǎo)體襯底3的基本表面上。然后，在柵極絕緣膜上形成光刻膠圖案，其可覆蓋形成高耐壓晶體管的區(qū)域并使任何其他區(qū)域露出，從而可除去由光刻膠圖案所露出的厚柵極絕緣膜部分，并且進(jìn)一步地，除去光刻膠圖案。然后，制造方法進(jìn)入到形成用于MIS晶體管而不是高耐壓晶體管的柵極絕緣膜的步驟。
接著，在形成光刻膠圖案以后，其中光刻膠圖案覆蓋了用以形成MIS晶體管的區(qū)域，其需要抑制在外部電路區(qū)域和邏輯電路區(qū)域中的泄漏電流，并且其中露出了任何其他部分，除去由光刻膠圖案所露出的柵極絕緣膜部分，并且進(jìn)一步地除去光刻膠圖案。
然后，將所得半導(dǎo)體襯底3經(jīng)受氧化處理，以形成用于要求高速操作的MIS晶體管的柵極絕緣膜，由此在半導(dǎo)體襯底3的基本表面上形成柵極絕緣膜，其具有相對(duì)較小的第二厚度并且約為4nm。
接著，如圖25所示，在所得半導(dǎo)體襯底3上通過(guò)CVD法或類似方法形成用以形成柵極的導(dǎo)體膜18，以便覆蓋如上所述柵極氧化膜17和隔離區(qū)4的上表面。導(dǎo)體膜18是由例如低電阻多晶硅的簡(jiǎn)單材料膜、疊層膜，其中硅化鎢膜淀積在低電阻多晶硅上、或疊層膜，其中鎢或類似金屬膜通過(guò)氮化鎢、氮化鈦或類似物的阻擋金屬膜而淀積在低電阻多晶硅上，而制成。導(dǎo)體膜18對(duì)應(yīng)于圖7所示的多晶硅層PSi。順言之，阻擋金屬膜在高溫?zé)崽幚碇衅鹬钃鯇拥淖饔?，其中可防止鎢膜和多晶硅膜在其膜之間的界面上反應(yīng)形成高電阻的氮化層。
接著，如圖25的實(shí)例所示，在導(dǎo)體膜18上形成光刻膠圖案12E，其露出除存儲(chǔ)器單元區(qū)域以外的用以形成n溝道型MIS晶體管的區(qū)域，并且其覆蓋任何其他區(qū)域，因此n型雜質(zhì)例如磷可通過(guò)使用光刻膠圖案12E作為掩模而離子注入到導(dǎo)體膜18中。然后，除去光刻膠圖案12E。因此，使n型雜質(zhì)引入柵極中，形成n溝道型MIS晶體管區(qū)域，其中晶體管可形成在除存儲(chǔ)器單元區(qū)域以外的區(qū)域上。
在除去光刻膠圖案12E以后，此時(shí)在導(dǎo)體膜18上如圖26所示形成光刻膠圖案12EE，其露出用以形成p溝道型MIS晶體管并與存儲(chǔ)器單元區(qū)域一起的區(qū)域，并且其覆蓋任何其他區(qū)域，因此p型雜質(zhì)例如硼(B)可通過(guò)使用光刻膠圖案12EE作為掩模離子注入到導(dǎo)體膜18中。然后，除去光刻膠圖案12EE。因此，將p型雜質(zhì)引入形成p溝道型MIS晶體管和存儲(chǔ)器單元區(qū)域的n溝道型MIS晶體管的柵極中。通過(guò)該步驟，非易失性存儲(chǔ)器元件130的浮動(dòng)?xùn)艠OFGT可包含p型雜質(zhì)，由此非易失性存儲(chǔ)器元件的閾值電壓Vth明顯可設(shè)置在高閾值電壓狀態(tài)和低閾值電壓狀態(tài)之間的中等閾值電壓下。在初始閾值電壓通過(guò)將p型雜質(zhì)引入相應(yīng)MIS晶體管MFSn的溝道區(qū)域中而進(jìn)行控制的情況下，光掩模將與控制任何其他n溝道型MIS晶體管閾值電壓分開(kāi)制備。
然后，除去光刻膠圖案12EE，因此通過(guò)CVD法或類似方法在導(dǎo)體膜18上淀積用以封蓋的絕緣膜，其可由例如氧化硅或氮化硅制成。
接著，隨著光刻膠圖案的除去，通過(guò)干法腐蝕或類似方法以光刻膠圖案作為掩模對(duì)用以封蓋的絕緣膜進(jìn)行構(gòu)圖，并且隨著封蓋絕緣膜19的除去，采用構(gòu)圖的封蓋絕緣膜作為掩模對(duì)導(dǎo)體膜18構(gòu)圖，由此形成柵極6g，如圖27所示。
接著，如圖28所示，將例如硼(B)通過(guò)使用光刻膠圖案12F作為掩模而離子注入到n阱16NW中，由此在位于相應(yīng)柵極6g兩側(cè)的每個(gè)n阱16NW部分上形成p-型半導(dǎo)體區(qū)7a。順言之，在該階段，p-型半導(dǎo)體區(qū)7a還未形成，因?yàn)橛靡赃M(jìn)行活化的熱處理還未完成，但圖中所示僅僅是為了便于理解。
然后，在除去光刻膠圖案12F以后，將例如磷(P)通過(guò)使用新形成并未示出的光刻膠圖案作為掩模而離子注入到p阱16PW中，由此在位于相應(yīng)柵極6g兩側(cè)上的p阱16PW的每個(gè)部分形成n-型半導(dǎo)體區(qū)5a。順言之，在該階段，n-型半導(dǎo)體區(qū)5a還未形成，因?yàn)橛靡曰罨葻崽幚磉€未完成，而在圖中所示的是為了便于理解。此外，盡管有該步驟，但已引入存儲(chǔ)器單元區(qū)域中n溝道型MIS晶體管柵極中的雜質(zhì)仍然還將是保持p型。
接著，隨著引入半導(dǎo)體襯底3等中的雜質(zhì)活化熱處理以后，除去光刻膠圖案12F。然后，如圖29所示，通過(guò)CVD法在所得半導(dǎo)體襯底3淀積約50nm厚的氮化硅膜，并且各向異性地進(jìn)行腐蝕，由此在柵極6g的每個(gè)側(cè)壁上形成側(cè)壁間隔19。為了使柵極絕緣膜17和埋設(shè)在隔離區(qū)4中的硅氧化膜的劃傷最小，可使用腐蝕氣進(jìn)行該腐蝕，其中采用該腐蝕氣可使硅氮化膜的腐蝕鋁相對(duì)于硅氧化膜要大。還是在柵極6g上形成用以封蓋的絕緣膜的情況下，其中其可由硅氮化膜制成，過(guò)腐蝕的量將會(huì)被限制到要求的最小，以便使封蓋絕緣膜的劃傷最小。
接著，將例如砷(As)通過(guò)使用光刻膠圖案作為掩模離子注入到p阱16PW中，由此形成用于n溝道型MIS晶體管的n+型半導(dǎo)體區(qū)5b。此外，盡管進(jìn)行了該處理，但是已經(jīng)引入到存儲(chǔ)器單元區(qū)域中n溝道型MIS晶體管柵極中的雜質(zhì)仍將還是保持p型。順言之，在該階段，n+型半導(dǎo)體區(qū)5b還未形成，因?yàn)橛靡曰罨鹊臒崽幚磉€未完成，而圖中所示只是為了便于理解。
下面，在除去光刻膠圖案以后，將例如硼(B)通過(guò)使用新形成的光刻膠圖案12G作為掩模而離子注入到n阱16NW中，由此形成用于p溝道MIS晶體管的p+型半導(dǎo)體區(qū)7b。順言之，在該階段，P+型半導(dǎo)體區(qū)還未形成，因?yàn)橛靡曰罨鹊臒崽幚磉€未完成，而在圖中所示的只是為了便于理解。
然后，隨著使所得半導(dǎo)體襯底3經(jīng)受用以使雜質(zhì)活化的熱處理以后，除去光刻膠圖案12G，由此形成p溝道型MISFET Qp，QL和n溝道型MISFET Qn，Qd。
接著，隨著熱處理以后，在所得半導(dǎo)體襯底3上通過(guò)濺射或類似方法淀積導(dǎo)體膜如氮化鈦(TiN)或鈷(Co)，由此如圖30所示，在導(dǎo)體膜和半導(dǎo)體襯底3以及柵極6g之間的接觸界面上形成硅化層20。然后，腐蝕并除去未硅化的導(dǎo)體膜，從而再完成熱處理。
接著，通過(guò)CVD法或類似方法在所得半導(dǎo)體襯底3上淀積由例如氮化硅膜制成的絕緣膜21a，然后通過(guò)CVD法或類似方法在絕緣膜21a上淀積由例如PSG(磷硅玻璃)制成的絕緣膜21b，并且進(jìn)一步在絕緣膜21b上淀積由例如氧化硅制成的絕緣膜21c。然后，通過(guò)CMP弄平絕緣膜21c的上表面，由此在絕緣膜21a-21的各部分上可提供接觸孔8。然后，按由下的順序在所得半導(dǎo)體襯底3上淀積例如鈦、氮化鈦和鎢，并且通過(guò)CMP進(jìn)行內(nèi)腐蝕，由此在接觸孔8上埋設(shè)并形成導(dǎo)體膜22。
接著，按以下的順序在所得半導(dǎo)體襯底3上淀積例如鈦、鋁或鋁合金、鈦和氮化鈦，通過(guò)光刻技術(shù)進(jìn)行構(gòu)圖，并且通過(guò)干法腐蝕技術(shù)進(jìn)行腐蝕，由此形成第一鋁導(dǎo)電層(AL1)9L，如圖31所示。然后，如圖32所示，類似于第一鋁導(dǎo)電層(AL1)9L形成第二鋁導(dǎo)電層(AL2)23L和第三鋁導(dǎo)電層(AL3)24L。順言之，標(biāo)號(hào)21d，21e不是由例如氧化硅制成的絕緣膜。
采用該方式，在柵極氧化膜上設(shè)置兩種厚度，并且使用如單層多晶硅柵極方法的CMOS方法，由此不添加任何特殊方法便可在半導(dǎo)體襯底上形成非易失性存儲(chǔ)器元件130。另外，不要求任何特殊的掩模用于將p型雜質(zhì)引入MIS晶體管的浮動(dòng)?xùn)艠O中以構(gòu)成非易失性存儲(chǔ)器元件130的步驟。通過(guò)上述描述可以清楚地看到，不添加任何特殊的制造方法或光掩模就可以明顯獲得快速存儲(chǔ)器，其是以差動(dòng)形式構(gòu)成，并且其在數(shù)據(jù)保持能力方面也十分優(yōu)異。因此無(wú)需添加任何快速存儲(chǔ)器所特有的新方法就可以制造快速存儲(chǔ)器，即用于互補(bǔ)MIS晶體管的制造方法如所稱的“CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)方法”，并且用于組合和封裝快速存儲(chǔ)器進(jìn)入互補(bǔ)MIS邏輯LSI或互補(bǔ)MIS-DRAM形成基礎(chǔ)，而無(wú)需增加制造成本。
圖33所示的是作為數(shù)據(jù)處理器的微機(jī)(或微處理器)，其中數(shù)據(jù)處理器是按照本發(fā)明的半導(dǎo)體集成電路的第二實(shí)例。微機(jī)301也可設(shè)置作為系統(tǒng)LSI，其中DRAM等可與邏輯電路組合并封裝。微機(jī)301也可具有如前所述的兩種柵極氧化膜厚度，并且可通過(guò)使用單層?xùn)艠O的互補(bǔ)MIS方法在由單晶硅或類似物制成的半導(dǎo)體襯底上形成。
微機(jī)301包括CPU(中央處理單元)310，通常示為控制電路，快速存儲(chǔ)器311，作為非易失性存儲(chǔ)器的一個(gè)實(shí)例，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)312，作為易失存儲(chǔ)器的一個(gè)實(shí)例，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)313，可作為易失存儲(chǔ)器的另一實(shí)例，輸入/輸出電路314等。存儲(chǔ)器311，312，313可分別視為存儲(chǔ)器組件。CPU 310，快速存儲(chǔ)器311，DRAM 312，SRAM 313和輸入/輸出電路314可分享地址總線315，N比特?cái)?shù)據(jù)總線316和控制總線317。DRAM 312和SRAM313包括各快速存儲(chǔ)器312FM和313FM作為非易失性存儲(chǔ)器，以便保持補(bǔ)救信息，這將在下面描述。
雖然沒(méi)有特別的限制，但是輸入/輸出電路14連接于外部地址總線18A，外部數(shù)據(jù)總線18D，外部控制總線18C等上，并且其內(nèi)包括未示出的輸入/輸出口，其連接于總線18A，18D，18C，總線控制器，其控制用于外部總線18A，18D，18C的總線周期的開(kāi)始，輸入/輸出外部電路，其可由串聯(lián)接口電路表示，等。
雖然未特別加以限制，但CPU310具有執(zhí)行單元和控制單元。執(zhí)行單元包括計(jì)算邏輯單元(ALU)，程序計(jì)數(shù)器(PC)，棧指示器(SP)，和專用寄存器如狀態(tài)寄存器(SR)，以及可用作工作區(qū)的一組常用寄存器?？刂茊卧ㄖ噶罴拇嫫鳎渲杏纱鎯?chǔ)在快速存儲(chǔ)器311中的程序數(shù)據(jù)或操作系統(tǒng)程序所提供的程序指令可接連輸入到該寄存器中，指令譯碼器，其可將存儲(chǔ)在指令寄存器中的指令譯碼并產(chǎn)生用于執(zhí)行單元的控制信號(hào)，等等。執(zhí)行單元可耦合到地址總線315，數(shù)據(jù)總線316和控制總線317上，并且它可對(duì)地址總線315控制選擇地址信號(hào)的輸出，對(duì)控制總線317控制選擇控制信號(hào)的輸出，并通過(guò)數(shù)據(jù)總線316控制數(shù)據(jù)的輸入/輸出。因此，CPU310可完全根據(jù)存儲(chǔ)在快速存儲(chǔ)器311中的程序數(shù)據(jù)或操作系統(tǒng)程序來(lái)控制微機(jī)301的操作。
DRAM312是用作CPU310工作存儲(chǔ)器或主存儲(chǔ)器的比較大容量的讀/寫(xiě)存儲(chǔ)器。該DRAM312相對(duì)于系統(tǒng)的大規(guī)模集成具有例如幾千兆比特的大容量。DRAM312的存儲(chǔ)器單元陣列312MA除標(biāo)準(zhǔn)字線WLd_0至WLd_Nd以外還具有多余字線WLdR。標(biāo)準(zhǔn)動(dòng)態(tài)存儲(chǔ)器單元的選擇端子可耦合到標(biāo)準(zhǔn)字線WLd_0至WLd_Nd上，而多余動(dòng)態(tài)存儲(chǔ)器單元的選擇端子可耦合到多余字線WLdR上。存儲(chǔ)器單元的數(shù)據(jù)輸入/輸出端子可耦合到BLd_0至BLd_Md上。雖然未特別示出，但位線BLd_0至BLd_Md具有折疊位線結(jié)構(gòu)，其中它們可繞過(guò)讀出放大器而折回。這些位線BLd_0至BLd_Md可通過(guò)Y選擇器YSd_0至YSd_Md共同地連接到公共數(shù)據(jù)線312CD上。順言之，動(dòng)態(tài)存儲(chǔ)器單元包括電容元件，其中可存儲(chǔ)信息，和選擇MIS晶體管，其在電容元件的一個(gè)電極與相應(yīng)數(shù)據(jù)線之間具有源極-漏極通路，并且其作為選擇元件的柵極可耦合到相應(yīng)的字線上。
字線WLd_0至WLd_Nd和多余字線WLdR之一可通過(guò)X譯碼器312XD來(lái)選擇。Y選擇器YSd_0至YSd_Md之一可通過(guò)Y譯碼器312YD的譯碼輸出而導(dǎo)入其導(dǎo)通狀態(tài)。在圖33中可以理解，在垂直于附圖紙面方向上可設(shè)置N套，其每套均是由存儲(chǔ)器單元陣列312MA和Y選擇器YSd_0至YSd_Md組成的。接著，當(dāng)根據(jù)X譯碼器312XD和Y譯碼器312YD進(jìn)行選擇操作時(shí)，數(shù)據(jù)可輸入/輸出從/到N比特單元中公共數(shù)據(jù)線312CD。寫(xiě)數(shù)據(jù)可由數(shù)據(jù)總線316提供給數(shù)據(jù)緩沖器312DB，并且主放大器312MA可根據(jù)輸入數(shù)據(jù)通過(guò)公共數(shù)據(jù)線312CD驅(qū)動(dòng)位線。在數(shù)據(jù)讀出操作中，由位線傳遞給公共數(shù)據(jù)線312CD的讀出數(shù)據(jù)可通過(guò)主放大器312MA放大，并且放大的數(shù)據(jù)可由數(shù)據(jù)緩沖器312DB輸出給數(shù)據(jù)總線316。
標(biāo)準(zhǔn)字線WLd_0至WLd_Nd中用多余字線WLdR的選擇來(lái)代替部分可通過(guò)快速存儲(chǔ)器312FM中所存補(bǔ)救信息來(lái)確定。存儲(chǔ)在快速存儲(chǔ)器312FM中的補(bǔ)救信息可與重置操作同步地加載到補(bǔ)救地址寄存器312AR中，其中重置操作是根據(jù)用作初始化控制信號(hào)的重置信號(hào)RESET的高電平而進(jìn)行的。補(bǔ)救地址寄存器312AR包括許多比特的靜態(tài)鎖存，并且它可鎖存由快速存儲(chǔ)器312FM所輸出的補(bǔ)救信息并響應(yīng)重置信號(hào)RESET的高電平將該信息提供給地址比較電路312AC。
當(dāng)加載的補(bǔ)救信息有效時(shí)，它將通過(guò)地址比較電路312AC將行地址信號(hào)與地址緩沖器312AB進(jìn)行比較。當(dāng)同意比較結(jié)果時(shí)，檢測(cè)信號(hào)312Φ可設(shè)置在邏輯值“1”下，并且其他的可設(shè)置在邏輯值“0“下。X譯碼器312XD和Y譯碼器312YD可通過(guò)地址緩沖器312AB而提供以地址總線315的地址信號(hào)，并且它們將對(duì)所提供的地址信號(hào)進(jìn)行譯碼。尤其是，在由地址比較電路312AC所提供的檢測(cè)信號(hào)312Φ為邏輯“0”表明不同意時(shí)，X譯碼器312XD將對(duì)來(lái)自地址緩沖器312AB的行地址信號(hào)進(jìn)行譯碼，而在檢測(cè)信號(hào)312Φ為邏輯值“1”表明同意時(shí)，它將被禁止對(duì)來(lái)自地址緩沖器312AB的行地址信號(hào)進(jìn)行譯碼，并且相反會(huì)選擇多余字線WLdR。因此，涉及故障字線的存儲(chǔ)器存取可用涉及多余字線WLdR的多余存儲(chǔ)器單元的選擇操作來(lái)代替。
DRAM312的內(nèi)部定時(shí)控制是通過(guò)定時(shí)控制器312TC來(lái)進(jìn)行。定時(shí)控制器312TC可通過(guò)CPU310的控制總線317提供以選通信號(hào)，如讀信號(hào)和寫(xiě)信號(hào)，并且可從地址總線315而提供以許多比特的地址信號(hào)，其可視為存儲(chǔ)器選擇信號(hào)。當(dāng)DRAM312的操作選擇通過(guò)定時(shí)控制器312TC而檢測(cè)到時(shí)，會(huì)啟動(dòng)X譯碼器等的電路，使得當(dāng)讀出操作由讀信號(hào)表明時(shí)，從存儲(chǔ)器單元陣列312MA內(nèi)所選擇的存儲(chǔ)器單元的存儲(chǔ)信息可通過(guò)主放大器312MA以及數(shù)據(jù)緩沖器312DB而輸出給數(shù)據(jù)總線316，并且當(dāng)寫(xiě)操作由寫(xiě)信號(hào)表明時(shí)，輸入的數(shù)據(jù)可通過(guò)數(shù)據(jù)緩沖器312DB以及主放大器312MA而寫(xiě)入從存儲(chǔ)器單元陣列312MA內(nèi)所選擇的存儲(chǔ)器單元中。
SRAM313可用作高速存取存儲(chǔ)器，例如寄存器文件或數(shù)據(jù)緩沖存儲(chǔ)器或高速緩沖存儲(chǔ)器。SRAM313的存儲(chǔ)器單元陣列313MA具有除標(biāo)準(zhǔn)字線WLs_0至WLs_Ns以外的多余字線WLsR。標(biāo)號(hào)靜態(tài)存儲(chǔ)器單元的選擇端子可耦合到標(biāo)準(zhǔn)字線WLs_0至WLs_Nd上，而多余靜態(tài)存儲(chǔ)器單元的選擇端子可耦合到多余字線WLsR上。靜態(tài)存儲(chǔ)器單元的數(shù)據(jù)輸入/輸出端子可耦合到互補(bǔ)比特字線BLs_0至BLs_Ms上。靜態(tài)存儲(chǔ)器單元包括存儲(chǔ)有信息的觸發(fā)器，和一對(duì)選擇MIS晶體管，其源極-漏極通路可耦合到一對(duì)觸發(fā)器輸入/輸出結(jié)點(diǎn)和互補(bǔ)位線對(duì)應(yīng)對(duì)之間，并且其柵極作為選擇端子可耦合到對(duì)應(yīng)字線上?；パa(bǔ)位線BLs_0至BLs_Ms可通過(guò)Y選擇器YSs_0至YSS_Ms而共同連接到公共數(shù)據(jù)線313CD上。字線WLs_0至WLs_NS和多余字線WLsR之一可通過(guò)X譯碼器313XD進(jìn)行選擇。Y選擇器YSs_0至YSs_Ms之一可通過(guò)Y譯碼器313YD的譯碼輸出而導(dǎo)入其導(dǎo)通狀態(tài)?？梢岳斫?，在垂直于附圖紙面方向上可設(shè)置N組，其每組均由存儲(chǔ)器單元陣列313MA和Y選擇器YSs_0至YSs_Ms組成。接著，在根據(jù)X譯碼器313XD和Y譯碼器313YD進(jìn)行選擇操作時(shí)，數(shù)據(jù)可輸入/輸出到/從N比特單元中公共數(shù)據(jù)線313CD。寫(xiě)數(shù)據(jù)可由數(shù)據(jù)總線316提供給數(shù)據(jù)緩沖器313DB，并且讀出放大器313SA可根據(jù)輸入數(shù)據(jù)通過(guò)公共數(shù)據(jù)線313CD驅(qū)動(dòng)位線。在數(shù)據(jù)讀出操作中，由位線傳遞給公共數(shù)據(jù)總線313CD的讀出數(shù)據(jù)可通過(guò)主放大器313SA進(jìn)行放大，并且放大的數(shù)據(jù)可由數(shù)據(jù)緩沖器313DB輸出給數(shù)據(jù)總線316。
用多余字線WLsR來(lái)代替標(biāo)準(zhǔn)字線WLs_0至WLs_Ns的部分可根據(jù)存儲(chǔ)在快速存儲(chǔ)器313FM中的補(bǔ)救信息來(lái)確定。存儲(chǔ)在快速存儲(chǔ)器313FM中的補(bǔ)救信息可與重置操作同步地加載在補(bǔ)救地址寄存器313AR中，其中重置操作是根據(jù)重置信號(hào)RESET的高電平進(jìn)行的。補(bǔ)救地址寄存器313AR包括許多比特的靜態(tài)鎖存，并且它可鎖存由快速存儲(chǔ)器313FM鎖輸出的補(bǔ)救信息，并響應(yīng)重置信號(hào)高電平將信息提供給地址比較電路313AC。
當(dāng)加載補(bǔ)救信息有效時(shí)，它可通過(guò)地址比較電路313AC將行地址信號(hào)與地址緩沖器313AB進(jìn)行比較。當(dāng)比較結(jié)果是同意時(shí)，可將監(jiān)測(cè)信號(hào)313Φ設(shè)置在邏輯值“1”下，并且其他的設(shè)置在邏輯值“0”下。X譯碼器313XD和Y譯碼器313YD可通過(guò)地址緩沖器313AB提供以地址總線315的地址信號(hào)，并且它們可將所提供的地址信號(hào)譯碼。尤其是當(dāng)由地址比較電路313AC所提供的監(jiān)測(cè)信號(hào)313Φ為邏輯值“0”表明不同意時(shí)，X譯碼器313XD可對(duì)來(lái)自地址緩沖器313AB的行地址信號(hào)進(jìn)行譯碼，而當(dāng)監(jiān)測(cè)信號(hào)313Φ為邏輯值“1”表明同意時(shí)，它可禁止對(duì)來(lái)自地址緩沖器313AB的行地址信號(hào)進(jìn)行譯碼，并且相反可選擇冗余字線WLsR。因此，涉及故障字線的存儲(chǔ)器存取可用涉及多余字線WLsR的多余存儲(chǔ)器單元的選擇操作來(lái)代替。
SRAM313的內(nèi)部定時(shí)控制可通過(guò)定時(shí)控制器313TC來(lái)進(jìn)行。定時(shí)控制器313TC可通過(guò)CPU310的控制總線317來(lái)提供以選通信號(hào)，如讀信號(hào)和寫(xiě)信號(hào)，并且由地址總線315來(lái)提供以許多比特地址信號(hào)，其視為存儲(chǔ)器選擇信號(hào)。當(dāng)SRAM313的操作選擇通過(guò)定時(shí)控制器313TC進(jìn)行監(jiān)測(cè)時(shí)，X譯碼器313XD等的電路會(huì)啟動(dòng)，使得當(dāng)讀出操作通過(guò)讀信號(hào)來(lái)表明時(shí)，從存儲(chǔ)器單元陣列313MA內(nèi)所選擇的存儲(chǔ)器單元的存儲(chǔ)信息將通過(guò)讀出放大器313SA以及數(shù)據(jù)緩沖器313DB而輸出給數(shù)據(jù)總線316，并且當(dāng)寫(xiě)操作通過(guò)寫(xiě)信號(hào)而表明時(shí)，輸入的數(shù)據(jù)可通過(guò)數(shù)據(jù)緩沖器313DB寫(xiě)入從存儲(chǔ)器陣列313MA內(nèi)所選擇的存儲(chǔ)器單元中。
快速存儲(chǔ)器311包括存儲(chǔ)器單元陣列311MA，其中以矩陣形狀設(shè)置電可編程非易失性存儲(chǔ)器單元，其每個(gè)單元均具有控制柵極和浮動(dòng)?xùn)艠O。在這里，非易失性存儲(chǔ)器單元具有參照?qǐng)D6和7所述的結(jié)構(gòu)，其中形成有單層多晶硅柵極的非易失性存儲(chǔ)器元件130可以差動(dòng)方式連接。
存儲(chǔ)器單元陣列311MA可用作存儲(chǔ)CPU310等操作程序的區(qū)域。該存儲(chǔ)器單元陣列311MA具有除標(biāo)準(zhǔn)字線WLf_0至WLf_Nf以外的多余字線WLfR。標(biāo)準(zhǔn)非易失性存儲(chǔ)器單元的控制柵極可耦合到標(biāo)準(zhǔn)字線WLf_0至WLf_Nf上，而冗余非易失性存儲(chǔ)器單元的控制柵極可耦合到多余字線WLfR上。位線BLf_0至BLf_Mf可耦合到標(biāo)準(zhǔn)和多余非易失性存儲(chǔ)器單元的漏極上。每個(gè)字線WLf_0至WLf_Nf對(duì)應(yīng)于圖6所示字線WL，而每個(gè)位線BLf_0至BLf_Mf對(duì)應(yīng)于圖6所示互補(bǔ)數(shù)據(jù)線對(duì)DLt，DLb。在圖33中，源線被從圖中省略。參照?qǐng)D8所述的讀出放大器143可與位線BLf_0至BLf_Mf相一致地設(shè)置，而它們從圖33中被省略。
位線BLf_0至BLf_Mf通過(guò)Y選擇器YSs_0至YS8_Ms而共同連接到公共數(shù)據(jù)線311CD上。公共數(shù)據(jù)線311CD對(duì)應(yīng)于互補(bǔ)公共數(shù)據(jù)線對(duì)CDt，CDb，如參照?qǐng)D8所述。
字線WLf_0至WLf_Nf和多余字線WLfR之一可通過(guò)X譯碼器311XD加以選擇。Y選擇器YSs_0至YSs_Ms之一可通過(guò)Y譯碼器311YD的譯碼輸出而導(dǎo)入其導(dǎo)通狀態(tài)?？梢岳斫?，在垂直于附圖紙面方向上可設(shè)置N組，其每組均由存儲(chǔ)器單元陣列311MA和Y選擇器YSs_0至YSs_Ms組成。接著，當(dāng)根據(jù)X譯碼器311XD和Y譯碼器311YD進(jìn)行選擇操作時(shí)，可允許數(shù)據(jù)在存儲(chǔ)器單元與公共數(shù)據(jù)線311CD之間的N比特單元中被輸入/輸出。寫(xiě)數(shù)據(jù)可從數(shù)據(jù)總線316提供給數(shù)據(jù)緩沖器311DB，并且主放大器311MA可根據(jù)輸入數(shù)據(jù)驅(qū)動(dòng)公共數(shù)據(jù)線311CD，由此位線可通過(guò)未示出的讀出放大器而驅(qū)動(dòng)。在數(shù)據(jù)讀出操作中，由位線讀出的信號(hào)可通過(guò)讀出放大器(未示出)進(jìn)行差動(dòng)放大，所得信號(hào)可傳遞給公共數(shù)據(jù)線311CD，并且通過(guò)主放大器311MA加以放大，而放大的信號(hào)可由數(shù)據(jù)緩沖器311DB輸出給數(shù)據(jù)總線316。
用多余字線WLfR的選擇來(lái)代替標(biāo)準(zhǔn)字線WLf_0至WLf_Nf的部分可通過(guò)補(bǔ)救信息來(lái)確定。補(bǔ)救信息可通過(guò)非易失性存儲(chǔ)器單元來(lái)保持，其中存儲(chǔ)器單元可耦合到字線WLf_0和位線BLf_0上。存儲(chǔ)在存儲(chǔ)器陣列311MA中的補(bǔ)救信息可與重置操作同步地加載到補(bǔ)救地址寄存器311AR中，其中重置操作將根據(jù)重置信號(hào)RESET的高電平而進(jìn)行。特別是，順序控制器311SQ可根據(jù)基于重置信號(hào)RESET的重置操作指示而啟動(dòng)讀出放大器(未示出)和主放大器311MA，以便能夠進(jìn)行讀操作。此外，X譯碼器311XD和Y譯碼器311YD可根據(jù)由重置信號(hào)RESET所指示的重置周期而選擇字線WLf_0和位線BLf_0。因此，N比特補(bǔ)救信息可由主放大器311MA輸出。補(bǔ)救地址寄存器311AR包括許多比特的靜態(tài)鎖存，并且它鎖存由主放大器311MA所輸出的補(bǔ)救信息并根據(jù)重置信號(hào)RESET的高電平將信息提供給地址比較電路311AC。
地址比較電路311AC可比較包含在補(bǔ)救信息中的行地址信息和地址緩沖器311AB的行地址信號(hào)。當(dāng)比較結(jié)果為同意時(shí)，地址比較電路311AC將給X譯碼器311XD邏輯值“1”的檢測(cè)信號(hào)311Φ。當(dāng)檢測(cè)信號(hào)311Φ為邏輯值“1”時(shí)，X譯碼器311XD會(huì)禁止根據(jù)來(lái)自地址緩沖器311AB的行地址進(jìn)行字線選擇操作，并代之選擇多余字線WLfR。因此，涉及故障字線的存儲(chǔ)器存取可由涉及多余字線WLfR的多余存儲(chǔ)器單元選擇操作來(lái)代替。
快速存儲(chǔ)器311等的擦除、寫(xiě)和讀出操作可通過(guò)順序控制器311SQ來(lái)進(jìn)行。順序控制器311SQ可通過(guò)CPU310的控制總線317提供以選通信號(hào)如讀信號(hào)和寫(xiě)信號(hào)，并可通過(guò)數(shù)據(jù)總線提供以命令，并且還可通過(guò)地址總線315提供以許多比特的地址信號(hào)，其可視為存儲(chǔ)器選擇信號(hào)。
快速存儲(chǔ)器311的構(gòu)成主要是針對(duì)多余和補(bǔ)救的結(jié)構(gòu)進(jìn)行了描述?？梢岳斫?，除了多余字線WLfR、地址比較電路311AC、補(bǔ)救地址寄存器311AR的補(bǔ)救結(jié)構(gòu)以外的構(gòu)成基本上與參照?qǐng)D8所述的快速存儲(chǔ)器的構(gòu)成相同。此外，設(shè)在DRAM312中的快速存儲(chǔ)器312FM和設(shè)在SRAM313中的快速存儲(chǔ)器313FM基本上與參照?qǐng)D8所述的快速存儲(chǔ)器具有相同存儲(chǔ)器單元設(shè)置。與圖8的不同點(diǎn)就是構(gòu)成，其中與快速存儲(chǔ)器311同樣地，快速存儲(chǔ)器312FM，313FM會(huì)根據(jù)重置信號(hào)RESET提供補(bǔ)救信息給補(bǔ)救地址寄存器312AR，313AR，并且與圖33的不同點(diǎn)在于，它們不具有補(bǔ)救的多余結(jié)構(gòu)。
CPU310可執(zhí)行一系列程序中所述的數(shù)據(jù)處理，通過(guò)執(zhí)行該算法，使得存儲(chǔ)在如快速存儲(chǔ)器311中的指令被取出和譯碼，指令執(zhí)行所必需的操作數(shù)可根據(jù)譯碼結(jié)果而由如DRAM312或SRAM313得出，處理所得出的操作數(shù)，并且將處理的結(jié)果再存儲(chǔ)在DRAM312或SRAM313中。當(dāng)重置信號(hào)RESET被導(dǎo)入其高電平時(shí)，CPU310會(huì)中斷任何執(zhí)行中的處理，并且初始化其內(nèi)部電路的所要求結(jié)點(diǎn)成為預(yù)定邏輯狀態(tài)。在重置期間(重置信號(hào)RESET的高電平期間)，不僅CPU310的內(nèi)部，而且未示出的外部電路的內(nèi)部寄存器均進(jìn)行初始化。進(jìn)一步地，如前所述，最初將補(bǔ)救信息加載到補(bǔ)救地址寄存器311AR，312AR，313AR中的處理是在快速存儲(chǔ)器311，DRAM312，SRAM313中進(jìn)行。重置信號(hào)RESET可根據(jù)任何基于操作電源接通的指令如系統(tǒng)重置或通電重置而變?yōu)楦唠娖?。?dāng)重置信號(hào)RESET被轉(zhuǎn)到其低電平時(shí)，CPU10除了處理以外開(kāi)始重置。在重置期間的CPU10的內(nèi)部初始化是對(duì)程序計(jì)數(shù)器、棧指示器和控制寄存器如狀態(tài)寄存器進(jìn)行的。此外，在通電重置情況下，時(shí)鐘發(fā)生器電路可以在電源接通到重置釋放的時(shí)間期間穩(wěn)定，使得穩(wěn)定的時(shí)鐘信號(hào)在重置釋放以后會(huì)饋送給CPU310等。
在圖33中的標(biāo)號(hào)320所示的是微機(jī)301的模式控制電路(CNT)?？刂菩盘?hào)321會(huì)產(chǎn)生一種模式，以設(shè)置一比特或多比特的控制信號(hào)，用以表示以下操作模式(EPROM書(shū)寫(xiě)模式)，其中快速存儲(chǔ)器311，312FM，313FM可允許由書(shū)寫(xiě)裝置如EPROM書(shū)寫(xiě)器進(jìn)行編程，其可連接到微機(jī)301以外。當(dāng)在微機(jī)301中設(shè)置EPROM書(shū)寫(xiě)模式時(shí)，外部輸入/輸出電路的功能會(huì)改變，使得微機(jī)301可具有明顯等同于簡(jiǎn)單快速存儲(chǔ)器半導(dǎo)體集成電路(總線受控器)的外部接口功能，并且CPU310的操作停止。特別是，耦合到CPU310的地址總線315、數(shù)據(jù)總線316和控制總線317上的緩沖器電路可根據(jù)EPROM書(shū)寫(xiě)模式的設(shè)定而導(dǎo)入高阻抗?fàn)顟B(tài)，并且CPU310會(huì)與總線315，316和317斷電。在EPROM書(shū)寫(xiě)模式下，外部輸入/輸出電路314可從外部接收地址信號(hào)并將地址信號(hào)提供給地址電路315，它可根據(jù)基于外部讀信號(hào)的讀操作指令將數(shù)據(jù)總線316的數(shù)據(jù)提供給外部，并且它可根據(jù)基于外部寫(xiě)信號(hào)的寫(xiě)操作指令接收數(shù)據(jù)并將數(shù)據(jù)提供給數(shù)據(jù)總線316。當(dāng)未設(shè)定EPROM書(shū)寫(xiě)模式時(shí)，快速存儲(chǔ)器311，312FM，313FM可在CPU310的控制下進(jìn)行存取。
在EPROM書(shū)寫(xiě)模式下，快速存儲(chǔ)器311，312FM，313FM擦除和寫(xiě)入操作所必需的許多種高壓Vppi可由外部饋送。因此，快速存儲(chǔ)器311，312FM，313FM不需要分別配備升壓電路，該電路可將電壓升高到擦除和寫(xiě)入操作所必需的高壓。由于省略了需要較大占據(jù)區(qū)域的升壓電路，因此可實(shí)現(xiàn)芯片尺寸的減小。在此，在微機(jī)已被封裝在電路板上以后，快速存儲(chǔ)器就不能在基于CPU310的軟件控制下進(jìn)行編程(單板編程)。然而，在快速存儲(chǔ)器311為程序存儲(chǔ)器的情況下，其中存儲(chǔ)器可由掩模只讀存儲(chǔ)器來(lái)代替并不需要在系統(tǒng)上編程，升壓電路的省略不會(huì)造成妨礙并有益于微機(jī)的性能提高和密度提高，其中補(bǔ)救信息可以在制造階段時(shí)寫(xiě)入快速存儲(chǔ)器312FM，313FM。順言之，在有意要求單板編程的使用中，升壓電路也可在滿足使用來(lái)自外部的單一供電電壓條件下設(shè)置在快速存儲(chǔ)器中。即使采用本發(fā)明，存儲(chǔ)容量在大多數(shù)情況下也足有幾十至幾百比特，在每個(gè)快速存儲(chǔ)器312FM，313FM中均可用于存儲(chǔ)補(bǔ)救信息。當(dāng)將升壓電路單個(gè)地安裝在該快速存儲(chǔ)器中時(shí)，可以設(shè)想，升壓電路將占據(jù)比存儲(chǔ)器單元陣列區(qū)域要大的區(qū)域。因此，專用升壓電路應(yīng)按需要包含在較大存儲(chǔ)容量的快速存儲(chǔ)器311中，其中存儲(chǔ)容量可用于一般目的或用于可編程邏輯項(xiàng)。進(jìn)一步地，在該情況下，專用升壓電路的升高電壓最好應(yīng)用于快速存儲(chǔ)器312FM，313FM的擦除和寫(xiě)入操作，以用于存儲(chǔ)補(bǔ)救信息。
以系統(tǒng)LSI形式的微機(jī)可省略用于補(bǔ)正缺陷的熔絲燒斷編程電路，并且它可省略用于切斷熔絲的裝置和處理步驟，由此減少了試驗(yàn)成本。
順言之，快速存儲(chǔ)器312FM，313FM不限于圖6和7所述差動(dòng)形式的存儲(chǔ)器單元，而它們還可使用單層多晶硅柵極的電可擦和可編程非易失性存儲(chǔ)器單元。
圖34中所示的是在圖33中的SRAM314作為高速緩沖存儲(chǔ)器的情況下的一個(gè)詳細(xì)實(shí)例。圖34中的快速存儲(chǔ)器450和高速緩沖存儲(chǔ)器451也可應(yīng)用于圖2中的高速緩沖存儲(chǔ)器108和快速存儲(chǔ)器104。
雖然未特別加以限制，但高速緩沖存儲(chǔ)器451可構(gòu)成直接映射形式的相關(guān)存儲(chǔ)器。雖然未特別加以限制，但高速緩沖存儲(chǔ)器451可包括存儲(chǔ)器單元陣列，其形成達(dá)到256條高速緩沖存儲(chǔ)器線，并且其由地址陣列400和數(shù)據(jù)陣列401構(gòu)成。地址陣列400和數(shù)據(jù)陣列401具有標(biāo)準(zhǔn)陣列400T，401T，其中設(shè)置有標(biāo)準(zhǔn)靜態(tài)存儲(chǔ)器單元，和多余陣列400R，401R，其中分別設(shè)置有用于代替某一故障的標(biāo)準(zhǔn)存儲(chǔ)器單元的補(bǔ)救靜態(tài)存儲(chǔ)器單元。
高速緩沖存儲(chǔ)器線包含由物理頁(yè)號(hào)形成的高速緩存標(biāo)記(地址標(biāo)記)CTAG，有效位V以及未示出的無(wú)效位，16字節(jié)的數(shù)據(jù)LW0至LW3對(duì)應(yīng)于每位，等等。高速緩存標(biāo)記CTAG、有效位和未示出的無(wú)效位可位于地址陣列400T，400R上，而同時(shí)數(shù)據(jù)LW0至LW3可定位在數(shù)據(jù)陣列401T，401R上。有效位V表示在相關(guān)高速緩存線中是否包含有效數(shù)據(jù)，并且它以邏輯值“1”表示“有效”，而以邏輯值“0”表示“無(wú)效”。
舉個(gè)例子，由地址信號(hào)位4至位11組成的變址地址Aidx可用于選擇高速緩沖輸入。變址地址Aidx可通過(guò)地址譯碼器410進(jìn)行譯碼，并且高速緩存線可根據(jù)譯碼地址在標(biāo)準(zhǔn)陣列400T，401T中進(jìn)行選擇。雖然未特別加以限制，但每個(gè)多余陣列400R，401R均具有對(duì)應(yīng)于高速緩存線的存儲(chǔ)容量，并且它們可在比較電路412的比較結(jié)果信號(hào)422表明同意狀態(tài)時(shí)進(jìn)行選擇。當(dāng)比較結(jié)果信號(hào)422表明同意的狀態(tài)時(shí)，可禁止地址譯碼器410對(duì)標(biāo)準(zhǔn)陣列的選擇操作。所選擇的高速緩存線的高速緩存標(biāo)記可通過(guò)比較器402與對(duì)應(yīng)的地址信號(hào)上數(shù)字側(cè)上的標(biāo)記地址Atag進(jìn)行比較。在高速緩存標(biāo)記CTAG和標(biāo)記地址Atag一致并且有效位V為邏輯值“1”的情況下，由與門(mén)403所輸出的高速緩存命中/未中信號(hào)404被導(dǎo)入邏輯值“1”。另一方面，由數(shù)據(jù)陣列401所指示的32字節(jié)高速緩存線數(shù)據(jù)可在由地址信號(hào)的下數(shù)據(jù)側(cè)位2和3組成的長(zhǎng)字地址Aword的基礎(chǔ)上通過(guò)選擇器405進(jìn)行選擇。
當(dāng)高速緩存命中/未中信號(hào)404在讀訪問(wèn)時(shí)表明邏輯值“1”的狀態(tài)(高速緩存讀命中狀態(tài))時(shí)，高速緩存控制電路407會(huì)控制輸入/輸出電路406，以便將通過(guò)選擇器405所選擇的長(zhǎng)字?jǐn)?shù)據(jù)提供給數(shù)據(jù)總線316。在高速緩存命中/未中信號(hào)404在讀訪問(wèn)時(shí)表明邏輯值“0”的狀態(tài)(高速緩存讀未中狀態(tài))時(shí)，對(duì)應(yīng)于包含有與命中有關(guān)數(shù)據(jù)的某個(gè)高速緩存線的數(shù)據(jù)可從數(shù)據(jù)總線316讀出，以便執(zhí)行高速緩存填充操作。在高速緩存命中/未中信號(hào)404在寫(xiě)訪問(wèn)時(shí)表明邏輯值“1”的狀態(tài)(高速緩存寫(xiě)命中狀態(tài))時(shí)，數(shù)據(jù)可寫(xiě)入命中項(xiàng)中，并且可設(shè)置該項(xiàng)的無(wú)效位，使其服從于高速緩存操作模式就是復(fù)制回去(copy-back)的模式。與外部存儲(chǔ)器配合不當(dāng)?shù)臓顟B(tài)可通過(guò)在設(shè)置狀態(tài)下的無(wú)效位而公知。當(dāng)無(wú)效高速緩存項(xiàng)通過(guò)高速緩存填充操作而從高速緩沖存儲(chǔ)器451中除去時(shí)，數(shù)據(jù)可寫(xiě)回到外部存儲(chǔ)器中。在直寫(xiě)模式下，數(shù)據(jù)可寫(xiě)入命中項(xiàng)中并還可寫(xiě)入外部存儲(chǔ)器中。在高速緩存命中/未中信號(hào)404在寫(xiě)訪問(wèn)時(shí)表明邏輯值“0”的狀態(tài)(高速緩存寫(xiě)未中狀態(tài))時(shí)，可執(zhí)行高速緩存填充操作，可設(shè)置無(wú)效位用以更新標(biāo)記地址，并且數(shù)據(jù)可寫(xiě)入填充的高速緩存線中，使其服從于復(fù)制回去的模式。在直寫(xiě)模式下，數(shù)據(jù)可只寫(xiě)入外部存儲(chǔ)器中。
高速緩存填充操作是將通過(guò)外部存儲(chǔ)器加載高速緩存線數(shù)據(jù)的操作，并且高速緩存項(xiàng)可被替換，以便將加載數(shù)據(jù)寫(xiě)入高速緩存線中。在這種情況下，在任何無(wú)效高速緩存項(xiàng)面前，其均可被替換。在無(wú)任何無(wú)效高速緩存項(xiàng)的情況下，例如，LRU(最近最少使用)的邏輯要被遵守，并且高速緩存項(xiàng)最近最少的使用可設(shè)置為更換的原因。更換的控制可通過(guò)高速緩存控制器407執(zhí)行。
具有故障存儲(chǔ)器單元的的高速緩存線的補(bǔ)救地址可保持在快速存儲(chǔ)器450中。如圖33中所示，補(bǔ)救信息可在重置信號(hào)RESET高電平期間加載到補(bǔ)救地址寄存器420中。加載的補(bǔ)救信息可通過(guò)比較電路421與變址地址Aidx進(jìn)行比較。
高速緩沖存儲(chǔ)器無(wú)需用于補(bǔ)救缺陷的熔絲編程電路，并且它可省略用于切斷熔絲的設(shè)備和處理步驟，由此可降低試驗(yàn)成本。順言之，快速存儲(chǔ)器450可使用圖6和7中所示的差動(dòng)形式的存儲(chǔ)器單元，并且它還可使用單層多晶硅柵極的可電擦除和可編程非易失性存儲(chǔ)器單元。
雖然在性能各方面基礎(chǔ)上對(duì)發(fā)明人所作出的發(fā)明進(jìn)行了上述具體的描述，但是不用說(shuō)，本發(fā)明不限于此，而在一定范圍內(nèi)的各種變化均不會(huì)脫離其宗旨。
舉個(gè)例子，對(duì)于字線選擇電壓基本等于非易失性存儲(chǔ)器元件的初始閾值電壓的發(fā)明可擴(kuò)展應(yīng)用到非易失性存儲(chǔ)器單元，其中非易失性元件可以差動(dòng)方式連接的，并且其不限于單層多晶硅柵極結(jié)構(gòu)的的非易失性存儲(chǔ)器元件。
另外，構(gòu)成參照?qǐng)D1所示非易失性存儲(chǔ)器元件的MIS晶體管不限于n溝道型，而它們還可以是p溝道型。在這種情況下，構(gòu)成圖1所示非易失性存儲(chǔ)器元件130的各半導(dǎo)體區(qū)的導(dǎo)電類型可以與圖1相反。在這種情況下，舉個(gè)例子，可以設(shè)置各電壓條件，對(duì)于非易失性存儲(chǔ)器元件的擦除可設(shè)置在Vnw＝3.3V，Vd＝開(kāi)路，Vs＝-5V和Vw＝0V，對(duì)寫(xiě)入的電壓條件可設(shè)置在Vnw＝3.3V，Vd＝0V，Vs＝4V和Vw＝5V下，和對(duì)讀出的電壓條件可設(shè)置在Vnw＝3.3V，Vd＝0V，Vs＝1.8V和Vw＝0V。
此外，輸入電壓范圍的電壓，其中在該電壓范圍內(nèi)讀出放大器要服從瞬時(shí)響應(yīng)操作，不限于50mV，而其可根據(jù)構(gòu)成讀出放大器的MIS晶體管的電路常數(shù)而有略微的變化。Vnw，Vd和Vs分別表示p型元件FMS的n型阱電位、漏電位和源電位。Vw表示用作控制柵極CGT的p型阱電位。
此外，非易失性存儲(chǔ)器元件的浮動(dòng)?xùn)艠O和其他MIS晶體管的柵極不限于多晶硅柵極，而它們還可以是層疊式薄膜，其中多晶硅可以與硅化鎢等組合。同樣地，金屬布線也不限于鋁布線，而它還可以是鎢布線，銅布線，或其他層疊薄膜布線。
此外，擦除狀態(tài)和寫(xiě)入狀態(tài)的閾值電壓狀態(tài)還可以與上述相反地確定。另外，組合并封裝在半導(dǎo)體集成電路中的電阻組件不限于圖2和圖33中所示，它可不排除組合并封裝任何其他電路，如直接內(nèi)存存取控制器。
再有，將補(bǔ)救信息由快速存儲(chǔ)器加載到寄存器中不限于與重置指令同步，而它還可以響應(yīng)適當(dāng)?shù)牟僮髂Ｊ街噶?。此外，多余?shù)據(jù)線也可設(shè)置以便補(bǔ)救故障位。還有，高速緩沖存儲(chǔ)器不限于直接映射，而還可以是組相聯(lián)、全關(guān)聯(lián)等。
下面簡(jiǎn)要描述在本發(fā)明中所公開(kāi)的典型發(fā)明實(shí)施例所獲得的優(yōu)點(diǎn)非易失性存儲(chǔ)器元件的差動(dòng)連接形式可適用于非易失性存儲(chǔ)器的存儲(chǔ)器單元，并且非易失性存儲(chǔ)器元件的初始閾值電壓和讀出字線電壓在讀出放大器的靈敏度較高的電壓寬度范圍內(nèi)可設(shè)置為基本相等，使得即使某個(gè)非易失性存儲(chǔ)器元件由于具有高閾值電壓的非易失性存儲(chǔ)器元件的閾值電壓逐漸降低或具有低閾值電壓的非易失性存儲(chǔ)器元件的閾值電壓逐漸升高而出現(xiàn)故障時(shí)，故障存儲(chǔ)器元件的閾值電壓也會(huì)限定在一定狀態(tài)下，其基本等于字線選擇電壓，并且因此非易失性存儲(chǔ)器元件處于其導(dǎo)通和其截止?fàn)顟B(tài)之間的瞬時(shí)狀態(tài)或中間狀態(tài)下，由此，通過(guò)數(shù)據(jù)線傳遞給讀出放大器的其信號(hào)狀態(tài)會(huì)使讀出放大器進(jìn)入瞬時(shí)響應(yīng)操作的輸入狀態(tài)。因此，其他非易失性存儲(chǔ)器元件的狀態(tài)正常的話，很有可能在損壞之前的正確邏輯值的所存信息將可通過(guò)讀出放大器的差動(dòng)放大動(dòng)作而獲得，由此可以增強(qiáng)長(zhǎng)期數(shù)據(jù)保持能力，并且可以降低讀出故障率。
尤其是在將初始閾值電壓設(shè)置在相對(duì)低閾值電壓和相對(duì)高閾值電壓之間的平均值電壓附近的情況下，可以基本上均衡由非易失性存儲(chǔ)器元件高閾值電壓逐漸降低所導(dǎo)致的故障出現(xiàn)概率和非易失性存儲(chǔ)器元件的低閾值電壓逐漸升高所導(dǎo)致的故障出現(xiàn)概率，由此可最大限度地增強(qiáng)所存信息的保持能力。
為了控制閾值電壓，可將第一導(dǎo)電型的雜質(zhì)引入非易失性存儲(chǔ)器元件的浮動(dòng)?xùn)艠O中，其中存儲(chǔ)器元件可通過(guò)單層多晶硅柵極方法制造，由此非易失性存儲(chǔ)器元件的初始閾值電壓和字線選擇電壓可明顯地設(shè)定在一定電壓下，其在讀出放大器操作供電電壓的中等電平附近。
在單層?xùn)艠O結(jié)構(gòu)的非易失性存儲(chǔ)器元件中的柵極氧化膜的厚度可制成與其他電路的MIS晶體管柵極氧化膜的厚度相同，由此非易失性存儲(chǔ)器元件可通過(guò)最好避免半導(dǎo)體集成電路制造工藝的復(fù)雜性而獲得略微長(zhǎng)的信息保持能力。在令人滿意的信息保持能力不能就柵極氧化膜厚度而保證的情況下，其中在非易失性存儲(chǔ)器元件的柵極絕緣膜厚度等于上述外部接口電路的MIS晶體管的厚度時(shí)，信息保持能力仍然可以采用適當(dāng)?shù)拇鎯?chǔ)器單元方式來(lái)增強(qiáng)，其中存儲(chǔ)器單元中非易失性存儲(chǔ)器元件以差動(dòng)方式連接，如上所述，非易失性存儲(chǔ)器元件的初始閾值電壓可相對(duì)于讀出放大器的靈敏度和字線選擇電壓來(lái)確定，也可相對(duì)于非易失性存儲(chǔ)器元件的高閾值電壓和低閾值電壓來(lái)確定。
由于上述情況，即使采用單層?xùn)艠O處理方法如單層多晶硅柵極工藝，也可獲得如系統(tǒng)LSI的半導(dǎo)體集成電路，其中數(shù)據(jù)保持能力優(yōu)異的非易失性存儲(chǔ)器元件可與DRAM等加以組合和封裝。還有，由于高可靠性的非易失性存儲(chǔ)器可以相對(duì)于現(xiàn)有技術(shù)的制造方法如標(biāo)準(zhǔn)的CMOS制造方法不添加任何步驟，因此本發(fā)明明顯可應(yīng)用于LSI，其中非易失性存儲(chǔ)器和邏輯LSI，或非易失性存儲(chǔ)器和DRAM可組合并封裝在相同的半導(dǎo)體襯底上。因此，所提供的組合并封裝有快速存儲(chǔ)器的系統(tǒng)LSI不會(huì)增加制造成本。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括非易失性存儲(chǔ)器，所述非易失性存儲(chǔ)器包括非易失性存儲(chǔ)器單元，所述非易失性存儲(chǔ)器單元具有一對(duì)電可編程非易失性存儲(chǔ)器元件，每對(duì)元件均具有源、漏、浮動(dòng)?xùn)艠O和控制柵極，控制柵極對(duì)耦合到一字線上，漏極對(duì)分別耦合到互補(bǔ)數(shù)據(jù)線對(duì)上，并且其中根據(jù)非易失性存儲(chǔ)器元件對(duì)的相互不同的邏輯狀態(tài)而在互補(bǔ)數(shù)據(jù)線對(duì)上讀出的信息項(xiàng)通過(guò)讀出放大器進(jìn)行放大，其中提供給所述字線用以從所述非易失性存儲(chǔ)器元件中讀出信息的選擇電壓基本與所述非易失性存儲(chǔ)器元件的初始閾值電壓相等。
2.一種半導(dǎo)體集成電路，包括非易失性存儲(chǔ)器，所述非易失性存儲(chǔ)器包括非易失性存儲(chǔ)器單元，所述非易失性存儲(chǔ)器單元具有一對(duì)電可編程非易失性存儲(chǔ)器元件，每個(gè)元件具有MIS晶體管和控制柵極，在所述控制柵極和MIS晶體管浮動(dòng)?xùn)艠O之間設(shè)置有絕緣膜，控制柵極對(duì)共同連接于字線上，MIS晶體管對(duì)的漏極分別耦合到不同的互補(bǔ)數(shù)據(jù)線上，并且其中根據(jù)非易失性存儲(chǔ)器元件對(duì)的相互不同的邏輯狀態(tài)而在互補(bǔ)數(shù)據(jù)線對(duì)上讀出的信息項(xiàng)通過(guò)讀出放大器進(jìn)行差動(dòng)放大，其中施加于所述字線用以從所述非易失性存儲(chǔ)器元件上讀出信息的選擇電壓與所述非易失性存儲(chǔ)器元件的初始閾值電壓之間的電壓差為小于輸入電壓范圍的電壓寬度的電壓，其中在該輸入電壓范圍內(nèi)所述讀出放大器能夠進(jìn)行瞬態(tài)響應(yīng)操作。
3.如權(quán)利要求2所述半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器元件對(duì)的相互不同的邏輯狀態(tài)通過(guò)所述非易失性存儲(chǔ)器元件之一的相對(duì)低閾值電壓狀態(tài)和另一非易失性存儲(chǔ)器元件的相對(duì)高閾值電壓狀態(tài)來(lái)確定；和初始閾值電壓是在相對(duì)低閾值電壓和相對(duì)高閾值電壓之間平均值附近的電壓。
4.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中源和漏由在第一導(dǎo)電型半導(dǎo)體區(qū)域中所提供的第二導(dǎo)電型半導(dǎo)體區(qū)域形成；所述浮動(dòng)?xùn)艠O通過(guò)柵極絕緣膜由導(dǎo)電層形成，其設(shè)置在所述源和所述漏之間所限定的溝道上；和所述控制柵極通過(guò)柵極絕緣膜由第二導(dǎo)電型半導(dǎo)體區(qū)域形成，其設(shè)置在由所述浮動(dòng)?xùn)艠O伸出的一部分導(dǎo)電層下方。
5.如權(quán)利要求4所述半導(dǎo)體集成電路，其中所述浮動(dòng)?xùn)艠O形成有第一導(dǎo)電型雜質(zhì)。
6.如權(quán)利要求5所述半導(dǎo)體集成電路，其進(jìn)一步包括保持從所述非易失性存儲(chǔ)器所讀出的控制信息的易失性存儲(chǔ)電路和包括許多第一易失性存儲(chǔ)器單元和第二易失性存儲(chǔ)器單元的易失性存儲(chǔ)器，并且其中第一易失性存儲(chǔ)器單元根據(jù)傳遞給所述易失性存儲(chǔ)電路的控制信息用第二易失性存儲(chǔ)器單元來(lái)代替。
7.如權(quán)利要求6的半導(dǎo)體集成電路，其中所述易失性存儲(chǔ)器是高速緩沖存儲(chǔ)器，并且進(jìn)一步包括連接于所述高速緩沖存儲(chǔ)器上的中央處理單元。
8.如權(quán)利要求5的半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器構(gòu)成了可編程邏輯電路的一部分或全部，該邏輯電路的存儲(chǔ)信息可確定對(duì)應(yīng)于輸入的輸出邏輯功能。
9.一種半導(dǎo)體集成電路，其中邏輯電路、非易失性存儲(chǔ)器和外部接口電路被組合并封裝在半導(dǎo)體襯底上，其中所述非易失性存儲(chǔ)器包括非易失性存儲(chǔ)器元件，構(gòu)成為由MIS晶體管和控制柵極可進(jìn)行電編程；所述MIS晶體管具有形成在第一導(dǎo)電型半導(dǎo)體區(qū)域中的第二導(dǎo)電型源和漏，形成在所述源和所述漏之間所確定溝道上的柵極絕緣膜，和形成在所述柵極絕緣膜上的浮動(dòng)?xùn)艠O；所述控制柵極是通過(guò)柵極絕緣膜由形成在所述浮動(dòng)?xùn)艠O延伸部分下的第二導(dǎo)電型半導(dǎo)體區(qū)域制成的；和構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的柵極絕緣膜，和包含在所述外部接口電路中的MIS晶體管柵極絕緣膜，具有基本相等的厚度。
10.一種半導(dǎo)體集成電路，其中在半導(dǎo)體襯底上包括邏輯電路、非易失性存儲(chǔ)器和外部接口電路，其中所述非易失性存儲(chǔ)器包括非易失性存儲(chǔ)器單元，所述非易失性存儲(chǔ)器單元具有一對(duì)非易失性存儲(chǔ)器元件，每一個(gè)都被構(gòu)成為由MIS晶體管和控制柵極可進(jìn)行電編程；所述MIS晶體管形成有在第一導(dǎo)電型半導(dǎo)體區(qū)域中的第二導(dǎo)電型源和漏，以及通過(guò)柵極絕緣膜在所述源和所述漏之間所確定的溝道上的浮動(dòng)?xùn)艠O；所述控制柵極是通過(guò)柵極絕緣膜在所述浮動(dòng)?xùn)艠O延伸部分下形成的第二導(dǎo)電型半導(dǎo)體區(qū)域制成的；并且其中該對(duì)控制柵極可共同地連接到字線上，同時(shí)MIS晶體管對(duì)的漏極可耦合到互補(bǔ)數(shù)據(jù)線對(duì)上；所述非易失性存儲(chǔ)器可如此操作，使根據(jù)所述非易失性存儲(chǔ)器元件對(duì)相互不同的閾值電壓狀態(tài)在所述互補(bǔ)數(shù)據(jù)線對(duì)上讀出的信息項(xiàng)可通過(guò)讀出放大器而差動(dòng)地放大；施加于所述字線用以從所述非易失性存儲(chǔ)器元件上讀出信息的選擇電壓與構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的初始閾值電壓之間的電壓差為小于輸入電壓范圍的電壓寬度的電壓，其中在該輸入電壓范圍內(nèi)所述讀出放大器能夠進(jìn)行瞬態(tài)響應(yīng)操作；和構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的柵極絕緣膜，和在所述外部接口電路中所包含的MIS晶體管柵極絕緣膜，具有基本相等的厚度。
11.如權(quán)利要求10的半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器元件對(duì)的相互不同的閾值電壓狀態(tài)通過(guò)所述非易失性存儲(chǔ)器元件之一的相對(duì)低閾值電壓狀態(tài)和另一非易失性存儲(chǔ)器元件的相對(duì)高閾值電壓狀態(tài)來(lái)確定；和初始閾值電壓是在相對(duì)低閾值電壓和相對(duì)高閾值電壓之間平均值附近的電壓。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其中在所述半導(dǎo)體襯底上進(jìn)一步包括DRAM，并且在所述DRAM中包括的MIS晶體管的柵極絕緣膜和在所述外部接口電路中所包括的所述MIS晶體管的所述柵極絕緣膜具有基本相等的厚度。
13.如權(quán)利要求12所述半導(dǎo)體集成電路，其中所述柵極絕緣膜的厚度在工藝偏差所允許的范圍內(nèi)基本相等。
14.如權(quán)利要求11所述半導(dǎo)體集成電路，其中構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的柵極絕緣膜形成為比在所述邏輯電路中所包含的MIS晶體管柵極絕緣膜厚。
15.如權(quán)利要求11所述半導(dǎo)體集成電路，其中構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的浮動(dòng)?xùn)艠O，包含在所述邏輯電路中的MIS晶體管的柵極，和包含在輸入/輸出電路中的所述MIS晶體管的柵極，形成有基本相等的薄膜厚度。
16.如權(quán)利要求12所述半導(dǎo)體集成電路，其中構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的浮動(dòng)?xùn)艠O，包含在所述邏輯電路中的MIS晶體管的柵極，包含在輸入/輸出電路中的所述MIS晶體管的柵極，和包含在所述DRAM中的所述MIS晶體管的柵極，形成有基本相等的薄膜厚度。
17.如權(quán)利要求16所述半導(dǎo)體集成電路，其中所述柵極絕緣膜的厚度在工藝偏差所允許的范圍內(nèi)基本相等。
18.一種半導(dǎo)體集成電路，其中在半導(dǎo)體襯底上包括邏輯電路、非易失性存儲(chǔ)器和外部接口電路，其中所述非易失性存儲(chǔ)器包括非易失性存儲(chǔ)器元件，所述非易失性存儲(chǔ)器元件構(gòu)成為由MIS晶體管和控制柵極可進(jìn)行電編程；所述MIS晶體管形成有在第一導(dǎo)電型半導(dǎo)體區(qū)域中的第二導(dǎo)電型的源和漏，以及通過(guò)柵極絕緣膜在所述源和所述漏之間確定的溝道上的浮動(dòng)?xùn)艠O；所述控制柵極是通過(guò)柵極絕緣膜在所述浮動(dòng)?xùn)艠O延伸部分下所形成的第二導(dǎo)電型半導(dǎo)體區(qū)域制成的；和構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的所述柵極絕緣膜形成為比包含在所述邏輯電路中的MIS晶體管的柵極絕緣膜的厚度要厚。
19.一種半導(dǎo)體集成電路，其中在半導(dǎo)體襯底上形成有邏輯電路、非易失性存儲(chǔ)器和外部接口電路，其中所述非易失性存儲(chǔ)器包括非易失性存儲(chǔ)器單元，所述非易失性存儲(chǔ)器單元具有一對(duì)非易失性存儲(chǔ)器元件，每一個(gè)都構(gòu)成為由MIS晶體管和控制柵極可進(jìn)行電編程；所述MIS晶體管形成有在第一導(dǎo)電型半導(dǎo)體區(qū)域中的第二導(dǎo)電型的源和漏，以及通過(guò)柵極絕緣膜在所述源和所述漏之間確定的溝道上的浮動(dòng)?xùn)艠O；所述控制柵極是通過(guò)柵極絕緣膜在所述浮動(dòng)?xùn)艠O延伸部分下所形成的第二導(dǎo)電型半導(dǎo)體區(qū)域制成的；并且其中控制柵極對(duì)共同地連接到字線上，同時(shí)MIS晶體管對(duì)的漏極耦合到互補(bǔ)數(shù)據(jù)線對(duì)上；所述非易失性存儲(chǔ)器可如下操作，使根據(jù)所述非易失性存儲(chǔ)器元件對(duì)相互不同的閾值電壓狀態(tài)從非易失性存儲(chǔ)器單元讀出到所述互補(bǔ)數(shù)據(jù)線對(duì)上的信息項(xiàng)可通過(guò)讀出放大器差動(dòng)地放大；施加于所述字線用以從所述非易失性存儲(chǔ)器元件上讀出信息的選擇電壓與構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的初始閾值電壓之間的電壓差為小于輸入電壓范圍的電壓寬度的電壓，其中在該輸入電壓范圍內(nèi)所述讀出放大器能夠進(jìn)行瞬態(tài)響應(yīng)操作；和構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的柵極絕緣膜形成為比包含在所述邏輯電路中的MIS晶體管的柵極絕緣膜要厚。
20.如權(quán)利要求19所述半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器元件對(duì)的相互不同的閾值電壓狀態(tài)通過(guò)所述非易失性存儲(chǔ)器元件之一的相對(duì)低閾值電壓狀態(tài)和另一非易失性存儲(chǔ)器元件的相對(duì)高閾值電壓狀態(tài)來(lái)確定；和初始閾值電壓是在相對(duì)低閾值電壓和相對(duì)高閾值電壓之間平均值附近的電壓。
21.如權(quán)利要求20所述半導(dǎo)體集成電路，其中在所述半導(dǎo)體襯底上進(jìn)一步包括DRAM，并且在所述DRAM中包括的MIS晶體管的柵極絕緣膜與構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的所述柵極絕緣膜在工藝偏差所允許的范圍內(nèi)具有基本相等的厚度。
22.如權(quán)利要求21所述半導(dǎo)體集成電路，其中基于工藝偏差所允許的柵極絕緣膜的厚度范圍相對(duì)于目標(biāo)膜厚約為±0.5nm。
23.如權(quán)利要求20所述半導(dǎo)體集成電路，其中構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的浮動(dòng)?xùn)艠O，包含在所述邏輯電路中的MIS晶體管的柵極，包含在輸入/輸出電路中的MIS晶體管的柵極，在工藝偏差所允許的范圍內(nèi)，形成有相等的薄膜厚度。
24.如權(quán)利要求21所述半導(dǎo)體集成電路，其中構(gòu)成所述非易失性存儲(chǔ)器元件的所述MIS晶體管的浮動(dòng)?xùn)艠O，包含在所述邏輯電路中的MIS晶體管的柵極，包含在輸入/輸出電路中的MIS晶體管的柵極，和包含在所述DRAM中的所述MIS晶體管的柵極，在工藝偏差可允許的范圍內(nèi)，形成有相等的薄膜厚度。
25.如權(quán)利要求24所述半導(dǎo)體集成電路，其中基于工藝偏差所允許的柵極膜厚度范圍相對(duì)于目標(biāo)膜厚約為±10％。
26.如權(quán)利要求20所述半導(dǎo)體集成電路，其進(jìn)一步包括保持從所述非易失性存儲(chǔ)器所讀出的控制信息的易失性存儲(chǔ)電路和包括許多第一易失性存儲(chǔ)器單元和第二易失性存儲(chǔ)器單元的易失性存儲(chǔ)器，并且其中第一易失性存儲(chǔ)器單元根據(jù)傳遞給所述易失性存儲(chǔ)電路的控制信息用第二易失性存儲(chǔ)器單元來(lái)代替。
27.如權(quán)利要求26所述半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器為高速緩沖存儲(chǔ)器，并且所述高速緩沖存儲(chǔ)器連接于所述邏輯電路。
28.如權(quán)利要求20所述半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器構(gòu)成可編程邏輯電路，該邏輯電路的存儲(chǔ)信息可確定對(duì)應(yīng)于輸入的輸出邏輯功能。
29.一種半導(dǎo)體集成電路，包括存儲(chǔ)器陣列，包括許多易失性存儲(chǔ)器單元；電可擦除和可編程非易失性存儲(chǔ)器，其中存儲(chǔ)有用于所述存儲(chǔ)器陣列的補(bǔ)救信息；易失性存儲(chǔ)電路，其中待存儲(chǔ)在非易失性存儲(chǔ)器單元中所存儲(chǔ)的信息；和信號(hào)線，其可傳遞控制信號(hào)，用以并行地發(fā)出指令，使得進(jìn)行從所述非易失性存儲(chǔ)器中讀出所述補(bǔ)救信息的操作，和進(jìn)行將所述補(bǔ)救信息寫(xiě)入所述易失性存儲(chǔ)器中的操作；所述非易失性存儲(chǔ)器包括單層?xùn)艠O。
30.如權(quán)利要求29所述半導(dǎo)體集成電路，其中控制信號(hào)為重置信號(hào)。
31.如權(quán)利要求30所述半導(dǎo)體集成電路，其中所述存儲(chǔ)器陣列包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)器單元。
32.如權(quán)利要求30所述半導(dǎo)體集成電路，其中所述存儲(chǔ)器陣列包括靜態(tài)隨機(jī)存取存儲(chǔ)器的存儲(chǔ)器單元。
33.如權(quán)利要求32所述半導(dǎo)體集成電路，其中所述存儲(chǔ)器陣列是高速緩沖存儲(chǔ)器。
34.如權(quán)利要求30所述半導(dǎo)體集成電路，其中所述非易失性存儲(chǔ)器是由以差動(dòng)方式聯(lián)接的存儲(chǔ)器單元構(gòu)成的。
35.一種非易失性存儲(chǔ)器元件，包括半導(dǎo)體襯底；在所述半導(dǎo)體襯底中形成的第一導(dǎo)電型的第一阱區(qū)；在所述半導(dǎo)體襯底中形成的第二導(dǎo)電型的第二阱區(qū)；在第一阱中形成的第二導(dǎo)電型的源區(qū)，并且其將與源線連接；在所述第一阱中形成的所述第二導(dǎo)電型的漏區(qū)，并且其將與數(shù)據(jù)線連接；第一絕緣膜，形成在位于所述源區(qū)和所述漏區(qū)之間的所述第一阱區(qū)的一部分主表面上；第二絕緣膜，形成在所述第二阱區(qū)的主表面上；在第一和第二絕緣膜上形成的柵極；在所述第二阱區(qū)中形成的第一區(qū)，其將與字線連接；和在所述第一阱區(qū)中形成的第二區(qū)，其用以將電位饋送給所述第一阱區(qū)；在所述柵極上所累積的電子被放掉時(shí)，所述源區(qū)的電位設(shè)定為高于所述第一區(qū)、所述第二區(qū)和所述漏區(qū)的電位。
36.如權(quán)利要求35所述非易失性存儲(chǔ)器元件，其中，當(dāng)所述柵極上所累積的電子將被放掉時(shí)，所述第一區(qū)、所述第二區(qū)和所述漏區(qū)的電位分別設(shè)定在第一電位。
37.如權(quán)利要求35所述非易失性存儲(chǔ)器元件，其中所述源區(qū)的電位設(shè)定在7伏，同時(shí)所述第一區(qū)、所述第二流動(dòng)區(qū)和所述漏區(qū)的電位分別設(shè)定在地電位。
38.如權(quán)利要求35所述非易失性存儲(chǔ)器元件，其中，當(dāng)電子將累積在所述柵極上時(shí)，所述第二區(qū)和所述源區(qū)的電位可分別設(shè)定在第一電位，所述漏區(qū)的電位可設(shè)定在比第一電位相對(duì)高的第二電位，并且所述第二區(qū)的電位設(shè)定在比第二電位相對(duì)高的第三電位。
全文摘要
一種構(gòu)成快速存儲(chǔ)器的非易失性存儲(chǔ)器元件(130),可如此構(gòu)成,在相同半導(dǎo)體襯底上形成的另一電路晶體管的柵極氧化膜(GO2)和柵極(GT2)分別是隧道氧化膜(DO3)和浮動(dòng)?xùn)艠O(FGT)。一存儲(chǔ)器單元具有兩元件一比特構(gòu)成,其由一對(duì)非易失性存儲(chǔ)器元件并帶有成對(duì)互補(bǔ)數(shù)據(jù)線而組成。對(duì)于成對(duì)非易失性存儲(chǔ)器元件來(lái)說(shuō),可建立相互不同的閾值電壓狀態(tài),使得它們可差動(dòng)地讀出。在讀操作中的字線電壓基本上等于非易失性存儲(chǔ)器元件熱均衡狀態(tài)下的閾值電壓(初始閾值電壓),其中最好是存儲(chǔ)器元件的高閾值電壓和低閾值電壓的平均值。不論成對(duì)的非易失性存儲(chǔ)器元件是否處于高閾值電壓狀態(tài)或是低閾值電壓狀態(tài),其閾值電壓易于逐漸接近初始閾值電壓,使其性能變差。在此時(shí),字線選擇電壓基本上等于初始閾值電壓,使得即使在某個(gè)存儲(chǔ)器元件的性能相對(duì)逐漸變壞時(shí)也很難出現(xiàn)讀出故障。
文檔編號(hào)G11C11/34GK1339160SQ00803360
公開(kāi)日2002年3月6日 申請(qǐng)日期2000年1月19日 優(yōu)先權(quán)日1999年2月1日
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