專利名稱：用于編程非易失性存儲(chǔ)器的位線設(shè)置和放電電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器裝置和用于非易失性存儲(chǔ)器裝置的寫或編程處理。
背景技術(shù)：
不象許多其它非易失性存儲(chǔ)器，EEPROMs(電可擦可編程只讀存儲(chǔ)器)可以電擦除舊數(shù)據(jù)并寫新數(shù)據(jù)。在數(shù)據(jù)管理中的這個(gè)靈活性使得EEPROMs在系統(tǒng)編程中成為最佳的非易失性存儲(chǔ)器，其中當(dāng)系統(tǒng)通電時(shí)數(shù)據(jù)可以被更新并且必須可用。
在EEPROM中的常規(guī)存儲(chǔ)器單元包括一個(gè)N通道單元晶體管，該晶體管有一個(gè)在P型基底中的N+源極和漏極之間限定的的通道區(qū)域上的浮動(dòng)?xùn)?，和疊加在該浮動(dòng)?xùn)派系目刂茤拧Ｔ摳?dòng)和控制柵由諸如多晶硅、硅化物、或金屬的導(dǎo)體材料和在控制和浮動(dòng)?xùn)胖g的、和浮動(dòng)?xùn)藕屯ǖ绤^(qū)域之間的絕緣層制成。
在閃速EEPROM中，用于擦除和編程存儲(chǔ)器單元的常用機(jī)構(gòu)是Fowler-Nordhiem(F-N)隧道效應(yīng)(tunneling)。F-N隧道效應(yīng)通過改變集結(jié)在單元晶體管的浮動(dòng)?xùn)派系碾姾傻臄?shù)量改變單元晶體管的門限電壓。例如，在將一個(gè)低電壓或負(fù)電壓加到N通道單元晶體管的控制柵的同時(shí)，一個(gè)典型的擦除操作將高電壓加到基底。在控制柵和基底之間的浮動(dòng)?xùn)啪哂械碾妷阂蕾囉诩Y(jié)在浮動(dòng)?xùn)派系膬綦姾傻碾妷?、控制柵和浮?dòng)?xùn)胖g的電容、和浮動(dòng)?xùn)藕突字g的電容。如果在浮動(dòng)?xùn)藕突字g的電壓差大于F-N隧道效應(yīng)所要求的電壓差距，則在浮動(dòng)?xùn)胖斜３值碾娮訌母?dòng)?xùn)诺交椎乃淼?。電子從浮?dòng)?xùn)诺交椎乃淼佬?yīng)降低了單元晶體管的門限電壓Vt。
當(dāng)門限電壓Vt足夠低時(shí)，當(dāng)0V被加到單元晶體管的控制柵和源極并且一個(gè)正電壓被加到單元晶體管的漏極時(shí)，單元晶體管傳導(dǎo)一個(gè)通道電流。具有這個(gè)降低了的門限電壓的單元晶體管被稱為“經(jīng)擦除的單元”或處于“經(jīng)擦除的狀態(tài)”，其代表數(shù)據(jù)值“1”。
在寫數(shù)據(jù)值“0”到單元晶體管中的典型編程操作中，一個(gè)低電壓(例如0V)被加到單元晶體管的源極和漏極，并且一個(gè)高電壓(通常大于10V)被加到單元晶體管的控制柵。相應(yīng)地，反向?qū)釉诟?dòng)?xùn)畔滦纬梢粋€(gè)通道區(qū)域。這個(gè)通道區(qū)域(即反向?qū)?具有與源極和漏極相同的電壓(0V)。當(dāng)在浮動(dòng)?xùn)藕屯ǖ离妷褐g的電壓差變得足夠高以至引起F-N隧道效應(yīng)時(shí)，電子從通道區(qū)域到達(dá)浮動(dòng)?xùn)?，因此增加了單元晶體管的門限電壓。當(dāng)正讀取電壓被加到控制柵、源極地、并將正電壓加到漏極時(shí)，一編程操作將單元晶體管的門限電壓提升到足夠高以防止隧道電流通過單元晶體管。具有經(jīng)提升的門限電壓的單元晶體管被稱為“經(jīng)編程的單元”或處于“經(jīng)編程的狀態(tài)”，其代表數(shù)據(jù)值“0”。
EEPROM也可以取得廉價(jià)非易失性存儲(chǔ)器所需要的高集成密度。特別地，閃速EEPROM取得可適應(yīng)于大容量輔助存儲(chǔ)元件的高集成密度，并且更具體地，NAND型閃速EEPROM比其它已知類型的EEPROM(例如，NOR或AND型EEPROM)提供更高的集成密度。
一個(gè)常規(guī)NAND型EEPROM包括一個(gè)含有NAND串的單元陣列，其中每個(gè)NAND串包括一組串聯(lián)的單元晶體管。圖1顯示了一個(gè)包括含有多個(gè)NAND串112的單元陣列110的常規(guī)NAND型閃速EEPROM 100。在單元陣列110中，每個(gè)NAND串112包括一個(gè)第一選擇晶體管ST，M+1(例如16)個(gè)單元晶體管M0到MM，和一個(gè)串聯(lián)的第二選擇晶體管GT。每個(gè)第一選擇晶體管ST具有連接到相應(yīng)位線(bit line)的一個(gè)漏極。一般地，在單元陣列110的一列中的所有NAND串共享相同的位線。在每個(gè)NAND中的第二選擇晶體管GT具有連接到用于包含NAND串的段的公用源線CSL的源極。在NAND串112的一行中的第一和第二選擇晶體管的柵極分別連接于串選擇線SSL和相應(yīng)于該行的地選擇線GSL。單元陣列110中的每個(gè)字線連接于單元陣列110的相應(yīng)行中的所有單元晶體管中的控制柵。
NAND型閃速存儲(chǔ)器100還包括一個(gè)頁緩沖器，該頁緩沖器包括鎖存器電路130、檢測(cè)電路(未示出)、和一個(gè)Y或列解碼器(Y通道門140)。該檢測(cè)電路檢測(cè)所選擇的位線的狀態(tài)以在讀取操作期間產(chǎn)生輸出數(shù)據(jù)。鎖存器電路130控制用于如下面將進(jìn)一步描述的寫操作的所選擇的位線的電壓。一個(gè)X或行解碼器(未示出)激活一個(gè)串選擇線以選擇NAND串112的一行和連接于將被訪問的單元晶體管的控制柵的一個(gè)字線。因?yàn)橄旅孢M(jìn)一步描述的原因，開關(guān)晶體管126和122e或122o將偶數(shù)的位線或奇數(shù)的位線連接于檢測(cè)電路或鎖存器電路130。Y通道門140控制和選擇檢測(cè)和鎖存器電路的數(shù)據(jù)輸入/輸出。
在陣列110中，一頁包括一組連接于與該頁關(guān)聯(lián)的一字線的單元晶體管，并且一塊或段是一組頁。一塊可以包括每個(gè)位線上的一個(gè)或多個(gè)NAND串112。典型地，一個(gè)讀或?qū)懖僮魍瑫r(shí)讀取或編程存儲(chǔ)單元的整個(gè)頁，一個(gè)擦除操作擦除整個(gè)塊或段。
為了編程N(yùn)AND閃速存儲(chǔ)器100中的一被選擇的存儲(chǔ)器單元M1，分配給包括所選擇的存儲(chǔ)器單元M1的存儲(chǔ)器串112的位線BL0被偏置為0V。包含所選擇的存儲(chǔ)器單元M1的NAND串112的串選擇線SSL被偏置為電源電壓Vcc以導(dǎo)通第一選擇晶體管ST，地選擇線GSL被偏置為0V以截止第二選擇晶體管GT。連接于所選擇的的存儲(chǔ)器單元M1的控制柵的字線WL1被偏置為高電壓。在控制柵和浮動(dòng)?xùn)胖g的電容性偶合提升浮動(dòng)?xùn)诺浇咏诟唠妷旱碾妷?。響?yīng)于在所選擇的存儲(chǔ)器單元M1中的通道區(qū)域和浮動(dòng)?xùn)胖g的電壓差，來自通道區(qū)域的電子到達(dá)所選擇的存儲(chǔ)器單元的浮動(dòng)?xùn)?，因此將所選擇的存儲(chǔ)器單元M1的門限電壓增加到一個(gè)正電平。
包括在所選擇頁中的存儲(chǔ)器單元的所有控制柵處于用于寫操作的高電壓。然而，該頁典型地包括將被編程以存儲(chǔ)位值“0”的存儲(chǔ)器單元和將被留在擦除狀態(tài)(即不被編程)并代表數(shù)據(jù)數(shù)值“1”的其它存儲(chǔ)器單元。為了避免在與正在被編程的存儲(chǔ)器單元相同的頁中編程一個(gè)存儲(chǔ)器單元，該存儲(chǔ)器單元的通道電壓被升高以降低浮動(dòng)?xùn)藕屯ǖ绤^(qū)域之間的電壓差距。較低的電壓差距防止了顯著的F-N隧道效應(yīng)并且在相同頁中的其它存儲(chǔ)器單元被編程時(shí)，保持該存儲(chǔ)器單元處于擦除狀態(tài)。
用于有選擇地增加一個(gè)存儲(chǔ)器單元的通道電壓的一種有用的技術(shù)叫做“自升壓(self-boosting)”。在自升壓期間，由于字線和浮動(dòng)?xùn)胖g的電壓增加，浮動(dòng)?xùn)藕屯ǖ绤^(qū)域之間的電容性耦合增加了存儲(chǔ)器單元的通道電壓。另外，相應(yīng)的位線(即未連接于正被編程的單元的位線)和串選擇線SSL處于電源電壓Vcc。所選擇的字線以外的其它字線處于在導(dǎo)通一個(gè)存儲(chǔ)器單元所要求的控制柵電壓和足夠高以引起編程的一個(gè)電壓之間的范圍內(nèi)的一個(gè)電壓Vpass。用這個(gè)偏置，當(dāng)在對(duì)應(yīng)串中的單元晶體管的通道電壓達(dá)到電壓Vcc-Vth(其中Vth是串選擇晶體管的門限電壓)時(shí)，具有處于電源電壓Vcc的柵極的串選擇晶體管截止。該通道電壓可以進(jìn)一步沿著處于編程電壓的字線從Vcc-Vth升高到更高的電平。
在編程前，“位線設(shè)置”將用于將被編程的所選擇的存儲(chǔ)器單元的各位線預(yù)充電為0V，并將未連接于將被編程的存儲(chǔ)器單元的位線預(yù)充電為電源電壓Vcc。在編程后，所有位線在“位線放電”期間被放電為0V。
最近的NAND閃速EEPROM芯片使用更密集設(shè)計(jì)原則(例如，臨近線間隔(closer line spacing))以取得高度的集成。增加密度使得在諸如位線的相鄰導(dǎo)線間的耦合電容增加。當(dāng)為了寫不同數(shù)據(jù)值而充電相鄰位線時(shí)，相鄰位線間的較大的耦合電容更容易出現(xiàn)故障。特別是，0V的位線可以下拉打算處于電源電壓Vcc的相鄰位線的電壓，并且寫操作可以擾亂或編程欲被保持在擦除的單元晶體管的門限電壓。
用于克服與位線耦合關(guān)聯(lián)的問題的一個(gè)建議是使相鄰位線連接于不同頁中的存儲(chǔ)器單元。因此，在這種據(jù)說使用“屏蔽位線”的結(jié)構(gòu)中，檢測(cè)放大器和鎖存器電路130僅對(duì)于一半的位線可用并且頁選擇晶體管122e和122o選擇一個(gè)用于讀取或編程操作的頁(偶數(shù)或奇數(shù)位線)。讀取和編程仍然以頁為單位執(zhí)行，但是未選擇的位線在位于所選擇的頁中相鄰位線之間起屏蔽的作用。因此，所選擇的位線間的影響大大地減小了。
然而，在屏蔽位線結(jié)構(gòu)中的編程禁止(program inhibition)向分配給非選擇頁(以后稱為“屏蔽位線”)的位線和連接于在所選擇的頁中但未被編程的存儲(chǔ)器單元的位線充電。頁緩沖器135根據(jù)保持在相應(yīng)的鎖存器電路130中的相應(yīng)數(shù)據(jù)，可以將在所選擇頁中的位線充電到電源電壓Vcc或0V。因?yàn)轫摼彌_器130需要訪問所選擇頁，所以將屏蔽位線充電到電源電壓Vcc需要另外的電路。
圖1的存儲(chǔ)器100包括一個(gè)執(zhí)行位線設(shè)置和放電的常規(guī)電路。如圖1中所示，MOSFET的漏極102e和102o充當(dāng)連接各自的偶數(shù)和奇數(shù)位線到虛擬電源節(jié)點(diǎn)VIRPWR的連接電路。MOSFET的源極150e和150o共同連接到節(jié)點(diǎn)VIRPWR，并且反相器104在位線設(shè)置期間將節(jié)點(diǎn)VIRPWR充電為電源電壓Vcc并當(dāng)所有位線放電時(shí)將其地(0V)。
對(duì)于位線設(shè)置，反相器104將節(jié)點(diǎn)VIRPER充電到電源電壓Vcc。假設(shè)偶數(shù)位線被選擇用于編程，信號(hào)VBLo被激活以導(dǎo)通MOSFET的102o并因此將非選擇的位線(即奇數(shù)位線)充電到電源電壓Vcc。(如果偶數(shù)位線被選擇用于編程，在位線設(shè)置期間保持柵極選擇信號(hào)VBLe為無效。)在完成編程操作后，節(jié)點(diǎn)VIRPWR為0V，信號(hào)VBLe和VBLo均被激活以導(dǎo)通所有的MOSFET的102o和102e，因此將所有位線放電為0V。
由于電路密度、數(shù)據(jù)訪問率、和需要的充電放電能力增加，位線設(shè)置和位線放電引起電源電源電壓Vcc或地電壓中的更多的噪聲。特別是，當(dāng)驅(qū)動(dòng)虛擬電源節(jié)點(diǎn)為電源電壓Vcc或地時(shí)，快速開關(guān)產(chǎn)生了一個(gè)大的瞬時(shí)噪聲峰值。當(dāng)在編程前由于位線設(shè)置將半數(shù)的位線(偶數(shù)的或奇數(shù)的)升壓到電源電壓Vcc而使存儲(chǔ)器電路密度增加時(shí)，這種噪聲更為不利。進(jìn)一步，在編程后將所有位線放電的最壞情況下將這些位線放電到地電平(0V)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，公布的電路和方法減小了當(dāng)將位線充電到電源電壓Vcc或放電到地電平(0V)時(shí)發(fā)生的電源和地電平噪聲。特別是，本發(fā)明的一個(gè)實(shí)施例是一個(gè)具有屏蔽位線結(jié)構(gòu)的NAND EEPROM。這個(gè)NAND EEPROM具有一個(gè)連接于用于位線的充電和放電的位線的虛擬電源節(jié)點(diǎn)。一個(gè)PMOS上拉式(pull-up)晶體管和一個(gè)NMOS下拉式(pull down)晶體管連接到虛擬電源節(jié)點(diǎn)，并且用于充電或放電位線的控制電路控制該P(yáng)MOS上拉式晶體管和NMOS下拉式晶體管的柵極電壓以限制當(dāng)充電或放電位線時(shí)的峰值電流。特別是，控制電路在非飽和模式操作PMOS和NMOS晶體管以限制電流。一個(gè)這種控制電路產(chǎn)生電流映射或應(yīng)用參考電壓以控制柵極電壓。
根據(jù)本發(fā)明的一個(gè)編程操作通過經(jīng)由虛擬電源節(jié)點(diǎn)和具有被控制的柵極電壓的PMOS上拉式晶體管預(yù)充電未選擇的位線而設(shè)置位線。EEPROM的編程電路中的鎖存器根據(jù)各自被存儲(chǔ)的數(shù)據(jù)位充電或放電所選擇的位線。在編程操作的結(jié)尾，所有位線通過虛擬電源節(jié)點(diǎn)和具有被控制的柵極電壓的NMOS下拉式晶體管被放電。
另一個(gè)位線設(shè)置包括兩個(gè)階段。第一階段通過虛擬電源節(jié)點(diǎn)和PMOS上拉式晶體管預(yù)充電所有位線。第二階段使用頁緩沖器中的鎖存器依據(jù)各自被存儲(chǔ)的數(shù)據(jù)位放電或充電所選擇的位線?？梢钥刂圃趯㈨摼彌_器連接到該位線的編程電路中的NMOS晶體管的柵極電壓以減小由于經(jīng)過鎖存器放電所選擇的位線而引起的噪聲。
本發(fā)明的另一個(gè)實(shí)施例是諸如具有屏蔽位線結(jié)構(gòu)的NAND閃速EEPROM的非易失性存儲(chǔ)器裝置。該非易失性存儲(chǔ)器裝置包括一個(gè)存儲(chǔ)器單元陣列和一個(gè)位線偏壓電路。該存儲(chǔ)器單元陣列包括連接于在該陣列的各自列中的存儲(chǔ)器單元的位線和連接于在該陣列的各自行中的存儲(chǔ)器單元的字線。該偏壓電路連接于該位線并包括一個(gè)開關(guān)和一個(gè)控制電路。該控制電路操作該開關(guān)以當(dāng)同時(shí)改變一組位線上的電壓時(shí)限制形成的峰值電流。
在另一個(gè)實(shí)施例中，該開關(guān)包括連接在電源電壓和虛擬電源節(jié)點(diǎn)之間的第一PMOS晶體管和/或連接在地和虛擬電源節(jié)點(diǎn)之間的第一NMOS晶體管。一個(gè)連接電路可選擇地將虛擬電源節(jié)點(diǎn)連接于偶數(shù)或奇數(shù)位線。在另一個(gè)實(shí)施例中，偏壓電路包括在各位線和該存儲(chǔ)器的頁緩沖器中的各自鎖存器之間的NMOS晶體管。
該控制電路控制PMOS和/或NMOS晶體管的柵極電壓。特別是，當(dāng)給位線充電時(shí)，該控制電路可以偏置PMOS晶體管將小于飽和電流的電流作為控制電流，導(dǎo)通PMOS晶體管以維持位線的充電狀態(tài)，并截止用于位線的放電的PMOS晶體管。同樣地，當(dāng)給位線放電時(shí)，該控制電路可以偏置NMOS晶體管將小于飽和電流的電流作為控制電流，導(dǎo)通NMOS晶體管以維持位線的放電狀態(tài)，并截止用于位線的充電的NMOS晶體管。因此，該非易失性存儲(chǔ)器裝置可以限制電流并當(dāng)虛擬電源節(jié)點(diǎn)被用于充電或放電位線時(shí)或當(dāng)頁緩沖器放電位線時(shí)減小噪聲。
在一個(gè)實(shí)施例中，控制電路包括連接于第一PMOS晶體管的柵極的輸出端子；參考電壓源、電源電壓、和地電壓；和可操作以將參考電壓、電源電壓、和地電壓的任一個(gè)連接于輸出端子的開關(guān)電路。參考電壓源可以包括在電源電壓和地電壓之間串聯(lián)的一個(gè)第二PMOS晶體管和一個(gè)第二NMOS晶體管。第二PMOS晶體管的柵極和漏極被連接在一起并提供參考電壓，并且當(dāng)開關(guān)電路操作以將參考電壓連接于該輸出端子時(shí)，通過第一PMOS晶體管的電流映射通過第二PMOS晶體管的電流。
本發(fā)明的另一個(gè)典型的實(shí)施例是一個(gè)包括一個(gè)單元陣列、一個(gè)虛擬電源節(jié)點(diǎn)和一個(gè)連接電路的非易失性存儲(chǔ)器。該連接電路控制虛擬電源節(jié)點(diǎn)到單元陣列中的位線的連接，用于然后連接到該虛擬電源節(jié)點(diǎn)的位線的充電或放電。PMOS晶體管、NMOS晶體管和控制電路控制流經(jīng)該虛擬電源節(jié)點(diǎn)的電流。該P(yáng)MOS晶體管連接于虛擬電源節(jié)點(diǎn)和電源電壓之間，并且該NMOS晶體管連接于虛擬電源節(jié)點(diǎn)和地之間。該控制電路施加第一控制信號(hào)給PMOS晶體管的柵極和第二控制信號(hào)給NMOS晶體管的柵極。
這個(gè)控制電路的實(shí)施例包括連接于第一參考電壓的源極和用于輸出第一控制信號(hào)的第一節(jié)點(diǎn)之間的第一開關(guān)。當(dāng)?shù)谝婚_關(guān)被激活時(shí)，第一控制信號(hào)處于第一參考電壓，并且施加到PMOS晶體管的柵極的第一參考電壓使得PMOS晶體管傳導(dǎo)一個(gè)非飽和電流。
該控制電路典型地還包括連接于第二參考電壓的源極和用于輸出第二控制信號(hào)的第二節(jié)點(diǎn)之間的第二開關(guān)。當(dāng)?shù)诙_關(guān)被激活時(shí)，第二控制信號(hào)處于第二參考電壓，并且施加到NMOS晶體管的柵極的第二參考電壓使得NMOS晶體管傳導(dǎo)一個(gè)非飽和電流。
該控制電路可以還包括第一和第二對(duì)串聯(lián)的晶體管。第一對(duì)晶體管用在第一對(duì)中的晶體管之間的第一節(jié)點(diǎn)被串聯(lián)于電源電壓和地之間。第二對(duì)晶體管用在第二對(duì)中的晶體管之間的第二節(jié)點(diǎn)被串聯(lián)于電源電壓和地之間。導(dǎo)通任何一對(duì)晶體管中的一個(gè)可以以地或電源電壓設(shè)置第一和第二控制信號(hào)以按位線的充電或放電的要求維持虛擬電源節(jié)點(diǎn)。
非易失性存儲(chǔ)器的這個(gè)實(shí)施例可以還包括一個(gè)頁緩沖器；多個(gè)連接于到單元陣列的位線的頁緩沖器之間的NMOS晶體管；和一個(gè)控制電路。該控制電路操作該NMOS晶體管以當(dāng)該頁緩沖器對(duì)一個(gè)或多個(gè)位線放電時(shí)傳導(dǎo)一個(gè)非飽和電流。
本發(fā)明的另一個(gè)實(shí)施例是用于非易失性存儲(chǔ)器的編程方法。該編程方法包括通過操作一個(gè)位于第一電壓和各位線之間的一個(gè)開關(guān)將位線充電到第一電壓并因此限制經(jīng)過該開關(guān)流到多個(gè)位線的峰值電流。將第二電壓施加到所選擇的字線編程一個(gè)或多個(gè)所選擇的連接于所選擇的字線的存儲(chǔ)器單元，但是留在各位線中的一位線上的第一電壓阻止了連接于該位線和所選擇的字線的存儲(chǔ)器單元的編程。典型地，該開關(guān)包括一個(gè)晶體管和操作該開關(guān)包括例如，通過將該晶體管連接到限制經(jīng)過該晶體管的電流的電流映射電路，控制該晶體管以傳導(dǎo)小于飽和電流的電流。
該預(yù)充電可以給所有的位線充電或僅給未選擇的位線充電。僅充電未選擇的的位線時(shí)，該存儲(chǔ)器的頁緩沖器中的鎖存器根據(jù)將被寫入的對(duì)應(yīng)的數(shù)據(jù)位將選擇的位線充電或放電。當(dāng)預(yù)充電給所有位線充電時(shí)，該頁緩沖器僅需要根據(jù)正被寫入的數(shù)據(jù)位放電或維持所選擇的位線的充電狀態(tài)。當(dāng)只有經(jīng)過該鎖存器的電流將位線放電為地時(shí)，將該鎖存器連接于位線的NMOS晶體管的柵極電壓可以控制該電流并減小于由經(jīng)過該鎖存器的電流引起的噪聲。
本發(fā)明的另一個(gè)實(shí)施例是編程方法，包括使用經(jīng)過具有被控制以限制到所選擇的和未選擇的位線的電流的柵極電壓的PMOS晶體管的電流，將所選擇的位線和未選擇的位線預(yù)充電到第一電壓。未選擇的位線交錯(cuò)在所選擇的位線之中。在預(yù)充電后，該編程方法還包括經(jīng)過多個(gè)位于所選擇的位線和數(shù)據(jù)鎖存器之間的NMOS晶體管，將所選擇的位線的至少一些放電到對(duì)應(yīng)的數(shù)據(jù)鎖存器。控制NMOS晶體管的柵極電壓以在放電期間限制經(jīng)過NMOS晶體管的電流。將第二電壓施加到所選擇的字線編程一個(gè)或多個(gè)所選擇的連接于所選擇的字線的存儲(chǔ)器單元，但是留在各位線中的一位線上的第一電壓阻止了連接于該位線和所選擇的字線的存儲(chǔ)器單元的編程。


圖1說明了常規(guī)NAND閃速EEPROM。
圖2說明了根據(jù)本發(fā)明的一個(gè)實(shí)施例的NAND閃速EEPROM。
圖3A和圖3B是適合于圖2的NAND閃速EEPROM使用的控制電路的電路圖。
圖4是參考電壓發(fā)生器的電路圖。
圖5是圖3A的控制電路的變化的電路圖。
圖6是圖2的NAND閃速EEPROM中的編程操作的定時(shí)圖。
圖7是根據(jù)本發(fā)明的一個(gè)實(shí)施例的檢測(cè)和鎖存器電路的電路圖。
圖8是圖2的NAND閃速EEPROM中的另一個(gè)編程操作的定時(shí)圖。
不同圖中的相同參考符號(hào)的使用表示相似或相同的項(xiàng)目。
具體實(shí)施例方式
根據(jù)本發(fā)明的一個(gè)方面，被偏置以傳導(dǎo)小于飽和電流的電流的晶體管可以通過減小用于編程操作的位線的充電或放電期間的峰值電流，減小在電源和地電壓中的噪聲。
圖2表示根據(jù)本發(fā)明的一個(gè)實(shí)施例當(dāng)充電或放電位線時(shí)減小峰值電流的NAND閃速EEPROM 200。NAND閃速EEPROM 200包括一個(gè)單元陣列110，該單元陣列110可以是諸如上面參照?qǐng)D1所述的常規(guī)NAND陣列。特別地，單元陣列110包括連接于位線BL0到BLN的NAND串112。盡管圖2僅表示了連接于每個(gè)位線的單個(gè)的NAND串112，一個(gè)典型的實(shí)施例會(huì)具有多個(gè)連接于每個(gè)位線的NAND串112。
每個(gè)NAND串112包括第一和第二選擇晶體管ST和GT和M+1個(gè)被串聯(lián)的單元晶體管M0到MM。每個(gè)第一選擇晶體管ST具有連接于相應(yīng)于位線BL0和BLN中的一個(gè)的一個(gè)漏極和連接于相關(guān)的NAND串112中的單元晶體管M0的源極。在NAND串112的每一行中的第一選擇晶體管ST具有連接于串選擇線SSL的柵極。每個(gè)第二選擇晶體管GT具有連接于相關(guān)的NAND串112中的單元晶體管MM的漏極和連接于公共源極線CSL的源極。在NAND串112的每一行中的第二選擇晶體管GT具有連接于地選擇線GSL的柵極。
單元陣列110使用屏蔽位線結(jié)構(gòu)。特別地，在陣列110的每一行中，連接于偶數(shù)位線BL0到BL(N-1)的NAND串112e中的單元晶體管形成一頁并且連接于奇數(shù)位線BL1到BLN的NAND串112o中的單元晶體管形成另一頁。選擇晶體管122e和122o選擇單元晶體管的偶數(shù)頁或奇數(shù)頁用于訪問。每個(gè)字線WL0到WLM連接于在各NAND串112的一行中的每個(gè)NAND串112中的單元晶體管，并且特定字線的激活選擇與激活的字線相關(guān)的陣列110的行。
一般地，具有屏蔽位線結(jié)構(gòu)的存儲(chǔ)器陣列中的字線可以對(duì)應(yīng)于多于兩頁，例如四頁。在每行四頁的情況下，一個(gè)訪問操作將位線的四分之一(即，與所選擇的頁相關(guān)的位線)連接于檢測(cè)和鎖存器電路130。位線的四分之三(即，與未選擇的頁相關(guān)的位線)提供屏蔽以減小位線之間的耦合電容的效果。對(duì)具有每行超過兩頁的存儲(chǔ)器的屏蔽處理與對(duì)具有每行兩頁的存儲(chǔ)器的屏蔽處理大致相同。為描述方便起見，這里更詳細(xì)地描述每行兩頁的例子。
常規(guī)NAND閃速存儲(chǔ)器使用反相器用于充電或放電虛擬電源節(jié)點(diǎn)和位線，而NAND閃速存儲(chǔ)器200使用帶有接收控制信號(hào)VIRPWRP的柵極的PMOS晶體管202和帶有接收控制信號(hào)VIRPWRN的柵極的NMOS晶體管204。PMOS晶體管202將節(jié)點(diǎn)VIRPWR充電到電源電壓Vcc，NMOS晶體管204將節(jié)點(diǎn)VIRPWR下拉到0V。控制電路210產(chǎn)生控制信號(hào)VIRPWRP，和控制電路220產(chǎn)生控制信號(hào)VIRPWRN。
圖3A和圖3B是分別產(chǎn)生控制信號(hào)VIRPWRP和VIRPWRN的控制電路210和220的實(shí)施例的示意圖。
參照?qǐng)D3A，控制電路210包括兩個(gè)PMOS晶體管302和306，兩個(gè)NMOS晶體管304和308，和開關(guān)310。PMOS晶體管302和NMOS晶體管304被串聯(lián)于電源電壓Vcc和地之間，并從晶體管302和304之間的輸出節(jié)點(diǎn)產(chǎn)生控制信號(hào)VIRPWRP。PMOS晶體管306和NMOS晶體管308也被串聯(lián)于電源電壓Vcc和地之間，并且晶體管306的柵極連接于晶體管306和308之間的節(jié)點(diǎn)。開關(guān)310控制在晶體管306和308之間的該節(jié)點(diǎn)是否電連接于晶體管302和304之間的輸出節(jié)點(diǎn)。在一個(gè)示例性的實(shí)施例中，開關(guān)310包括能在低或高電壓水平上用較小的電壓降傳導(dǎo)的通道門。
用于控制電路210的輸入信號(hào)包括三個(gè)控制信號(hào)PCTLP、REFCTLP、和NCTLP和參考電壓VREF?？刂菩盘?hào)PCTLP被施加于PMOS晶體管302的柵極。控制信號(hào)REFCTLP控制開關(guān)310，和控制信號(hào)NCTLP被施加于NMOS晶體管304的柵極。根據(jù)如下面進(jìn)一步描述的存儲(chǔ)器單元的編程所要求的定時(shí)，諸如狀態(tài)機(jī)器(未示出)之類的電路可以激活控制信號(hào)PCTLP、REFCTLP、和NCTLP。
當(dāng)控制信號(hào)PCTLP在低電平時(shí)，PMOS晶體管302將控制信號(hào)VIRPWRP拉到截止PMOS晶體管202的高電平(圖2)。另外，如果控制信號(hào)NCTLP處于電源電壓Vcc，NMOS晶體管304導(dǎo)通并將控制信號(hào)VIRPWRP拉到導(dǎo)通PMOS晶體管202的0V。
為了在編程前減小峰值電流，在位線設(shè)置期間當(dāng)節(jié)點(diǎn)VIRPWR從0V升到電源電壓Vcc時(shí)，控制信號(hào)NCTLP和PCTLP分別變成低和高電平，并截止晶體管302和304。信號(hào)REFCTLP被激活(例如處于電源電壓Vcc)以將晶體管306和308之間的節(jié)點(diǎn)連接到PMOS晶體管202的柵極(圖2)。這個(gè)配置產(chǎn)生了一電流映射經(jīng)過PMOS晶體管202的電流映射經(jīng)過PMOS晶體管306的電流。被施加于NMOS晶體管的柵極的參考電壓VREF控制經(jīng)過串接晶體管308和306的電流，并因此控制經(jīng)過PMOS晶體管202的電流。經(jīng)過PMOS晶體管202的非飽和電流使得節(jié)點(diǎn)VIRPWR的電壓控制性地升高，該電壓使得所連接的偶數(shù)或奇數(shù)位線的電壓相應(yīng)增加。因此，在位線設(shè)置期間產(chǎn)生的電流受到控制以避免突然的峰值，因此減小了電源噪聲。
當(dāng)位線達(dá)到足夠高的電壓時(shí)，控制信號(hào)REFCTLP被無效，并激活控制信號(hào)NCTLP到電源電壓Vcc，導(dǎo)通晶體管304。因此，控制信號(hào)VIRPWRP降到地電壓(0V)，導(dǎo)通PMOS晶體管202以維持位線在電源電壓Vcc。
參照?qǐng)D3B，控制電路220包括一個(gè)PMOS晶體管352，一個(gè)NMOS晶體管354，和一個(gè)開關(guān)360。PMOS晶體管352和NMOS晶體管354被串聯(lián)于電源電壓Vcc和地之間，并從晶體管352和354之間的輸出節(jié)點(diǎn)產(chǎn)生控制信號(hào)VIRPWRN。在一個(gè)示例性的實(shí)施例中，開關(guān)360控制參考電壓VREF是否被施加于晶體管352和354之間的輸出節(jié)點(diǎn)。
響應(yīng)于達(dá)到電源電壓Vcc的控制信號(hào)VIRPWRN，連接于節(jié)點(diǎn)VIRPWR和地之間的NMOS晶體管204導(dǎo)通。特別地，當(dāng)控制信號(hào)PCTLN為0V時(shí)，晶體管352導(dǎo)通以將控制信號(hào)拉高到電源電壓Vcc。這就導(dǎo)通了將節(jié)點(diǎn)下拉到0V的NMOS晶體管204。另外，當(dāng)控制信號(hào)為電源電壓Vcc時(shí)，NMOS晶體管354導(dǎo)通并將截止NMOS晶體管204以維持節(jié)點(diǎn)VIRPWR在電源電壓Vcc的控制信號(hào)下拉到0V。
為了在放電期間減小峰值電流和系統(tǒng)噪聲，晶體管352和354均被截止，并且控制信號(hào)REFCLTN被激活以便開關(guān)360將參考電壓VREF加到晶體管352和354之間的輸出節(jié)點(diǎn)。因此，控制信號(hào)VIRPWRN和NMOS晶體管204的柵極處于參考電壓VREF，該參考電壓限制了經(jīng)過NMOS晶體管204的電流。所限制的電流減小了當(dāng)同時(shí)對(duì)位線放電時(shí)大的峰值電流能夠引起的地噪聲。
在圖3A和圖3B所示的示例性實(shí)施例中，可以使用參考電壓發(fā)生器小心控制的參考電壓VREF在位線設(shè)置期間和在位線放電期間控制電流。圖4表示包括一個(gè)產(chǎn)生參考電壓VREF0的參考電壓發(fā)生器410和一個(gè)將參考電壓VREF0轉(zhuǎn)換為具有理想電平的參考電壓VREF的電平移相器420的示例性電路400。
在參考電壓發(fā)生器410中，電阻R1、電阻R2、NMOS晶體管MN1、和電阻R3串聯(lián)于電源電壓Vcc和地之間。晶體管MN1的柵極連接于電阻R1和R2之間的節(jié)點(diǎn)412。另一個(gè)NMOS晶體管MN2連接于節(jié)點(diǎn)412和地之間。用這種結(jié)構(gòu)，當(dāng)電源電壓Vcc或溫度變化時(shí)，來自NMOS晶體管MN1的漏極的參考電壓VREF0保持不變。
電平移相器420包括串聯(lián)于電源電壓Vcc和地之間的PMOS晶體管MP1、電阻R4，和電阻R5。控制晶體管MP1的柵極電壓的差分放大器422具有分別連接接收參考電壓VREF0和來自電阻R4和R5之間的節(jié)點(diǎn)的電壓的一個(gè)負(fù)輸入和一個(gè)正輸入。因此，從PMOS晶體管MP1的漏極產(chǎn)生的參考電壓VREF具有一個(gè)取決于VREF0和電阻R4和R5的電阻比率的電平。
通過電路400或通過其它合適的參考電壓發(fā)生器電路產(chǎn)生的參考電壓可以直接控制NMOS或PMOS晶體管的柵極電壓以限制放電或充電電流并避免引起噪聲的峰值電流。如上所描述的電流映射電路可以使用相同的參考電壓以產(chǎn)生對(duì)補(bǔ)償電導(dǎo)性類型的PMOS或NMOS晶體管合適的控制電壓。另外，實(shí)施例可以使用獨(dú)立的機(jī)構(gòu)用于經(jīng)過不同電導(dǎo)性類型的晶體管的電流控制。例如，圖5表示控制電路210的另一個(gè)實(shí)施例。在圖5中，電流源508控制經(jīng)過晶體管306和在位線設(shè)置期間產(chǎn)生的電流映射的電流。一個(gè)類似和獨(dú)立的電流映射電路可以在位線放電期間限制電流流動(dòng)。
圖6是表示在示例性編程操作期間的信號(hào)電平的定時(shí)圖。該示例性編程操作編程在所選擇的偶數(shù)NAND串112e中的單元晶體管并預(yù)充電奇數(shù)位線B/Lo到電源電壓Vcc。這里將參照包括分別示于圖3A和圖3B中的控制電路210和220的圖2的NAND閃速存儲(chǔ)器200的上下文描述圖6的編程操作。
在圖6中，位線設(shè)置周期開始于時(shí)間T0并延伸到時(shí)間T1。對(duì)于奇數(shù)位線B/Lo的充電，控制信號(hào)PCTLP、REFCTLP、PCTLN、NTCLN、和VBLo被激活(即為電源電壓Vcc)。控制信號(hào)NCTLP、REFCTLN、和VBLe保持無效(即為0V)。結(jié)果，控制信號(hào)PCTLN、NCTLN、和REFCTLN使得控制電路220中的晶體管354將信號(hào)VIRPWRN拉到截止NMOS晶體管204的0V?？刂菩盘?hào)PCTLP和NCTLP截止晶體管302和304，并且控制信號(hào)REFCTLP連接包括晶體管306和308的電流映射電路中的PMOS晶體管202。根據(jù)經(jīng)過晶體管306和308的電流，經(jīng)過PMOS晶體管202給節(jié)點(diǎn)VIRPWR充電的電流因此受限。信號(hào)VBLo導(dǎo)通將節(jié)點(diǎn)VIRPWR電連接于奇數(shù)位線B/Lo的晶體管102o。因此，奇數(shù)位線B/Lo以如節(jié)點(diǎn)VIRPWR的受控速率而被充電到電源電壓Vcc。這就減小了通過以未受控速率充電奇數(shù)位線B/Lo所產(chǎn)生的電源電壓噪聲。
在圖6的編程操作中，因?yàn)樾盘?hào)VBLe截止晶體管102e以將節(jié)點(diǎn)VIRPWR從偶數(shù)位線B/Le斷開，所以節(jié)點(diǎn)VIRPWR不對(duì)偶數(shù)位線充電。在設(shè)置期間，包括鎖存器電路130的頁緩沖器135將偶數(shù)位線B/Le充電到取決于存儲(chǔ)在各自單元晶體管中的位值的電平。特別地，鎖存器電路130鎖存來自Y通道門的各自的輸入數(shù)據(jù)位，并且如果相應(yīng)的輸入數(shù)據(jù)位是“1”或“0”，則每個(gè)鎖存器電路130以一個(gè)高或低電平(電源電壓Vcc或0V)產(chǎn)生一個(gè)輸出信號(hào)。在位線設(shè)置周期，信號(hào)BLST和BLSHFs被激活以導(dǎo)通晶體管122e和126并將鎖存器電路130連接于各自的偶數(shù)位線。信號(hào)BLSHFo保持在低電平以將奇數(shù)位線從檢測(cè)和鎖存器電路130斷開。
在位線設(shè)置周期之后，編程操作從時(shí)間T1延伸到時(shí)間T2。在時(shí)間T1，控制信號(hào)REFCTLP變?yōu)槭?，控制信?hào)NCTLP變?yōu)楸患せ睢＝Y(jié)果，控制電路210中的晶體管304將信號(hào)VIRPWRP從中間電壓拉到0V，并且信號(hào)VIRPWRP導(dǎo)通PMOS晶體管202。然后該編程以已知的NAND閃速存儲(chǔ)器的常規(guī)方式進(jìn)行。特別地，一個(gè)行解碼電路將選擇線SSL和CSL充電到電源電壓Vcc并將所選擇的字線充電到編程電壓，典型地為大約10V。在編程期間，在連接于一個(gè)單元晶體管的字線上的高編程電壓和在連接于包含該單元晶體管的NAND串的位線上的低電壓的結(jié)合將單元晶體管從擦除狀態(tài)(代表位值“1”)改變?yōu)榫幊虪顟B(tài)(代表位值“0”)。
在編程周期之后，位線放電期間從時(shí)間T2延伸到時(shí)間T3。對(duì)于偶數(shù)和奇數(shù)位線B/Le和B/Lo的放電，控制信號(hào)PCTLN、REFCTLN、VBLe、和VBLo(即為電源電壓Vcc)被激活?？刂菩盘?hào)PCTLP、NCTLP、REFCTLP、和NCTLN變?yōu)闊o效或保持在無效(即為0V)。結(jié)果，控制信號(hào)PCTLP、NCTLP、和REFCTLP使得控制電路210中的晶體管302將信號(hào)VIRPWRP拉到截止PMOS晶體管202的的電源電壓Vcc。控制信號(hào)PCTLP和NCTLP截止晶體管352和354，并且控制信號(hào)REFCTLN以限制該電流流經(jīng)NMOS晶體管204的參考電壓VREF設(shè)置控制信號(hào)VIRPWRN。信號(hào)VBLe和VBLo導(dǎo)通將節(jié)點(diǎn)VIRPWR電連接于偶數(shù)和奇數(shù)位線B/Le和B/Lo的晶體管102e和102o。因此，位線以如節(jié)點(diǎn)VIRPWR的受控速率放電到0V。這就減小了通過所有位線B/Lo的未受控制的放電同時(shí)產(chǎn)生的地噪聲。
如上所述，位線設(shè)置處理減小了從未選擇的(例如奇數(shù))位線的充電產(chǎn)生的噪聲。然而，在頁緩沖器135中的鎖存器電路130對(duì)選擇的(例如偶數(shù))位線充電。在最壞的情況下，所有數(shù)據(jù)位為“高”，并且頁緩沖器135快速地將半數(shù)的位線充電到電源電壓Vcc。這就產(chǎn)生了大的峰值電流和難以減小的電源電壓噪聲。特別地，當(dāng)將所選擇的位線充電到電源電壓Vcc時(shí)，將位線連接到頁緩沖器135的鎖存器電路130的NMOS晶體管126和122不是很適合用于電流限制。另外，增加電路元件(例如，PMOS晶體管)以控制在每個(gè)鎖存器電路130和各個(gè)位線之間流動(dòng)的電流是很困難的，因?yàn)樵诟叨燃傻陌雽?dǎo)體存儲(chǔ)器中位線之間的空間很窄。(相反，因?yàn)楣霉?jié)點(diǎn)VIRPWR服務(wù)所有位線，所以PMOS晶體管202不要求與各位線具有相同的間距。)根據(jù)本發(fā)明的另一方面，使用兩部分位線設(shè)置操作和經(jīng)過檢測(cè)和鎖存器電路130放電避免了從同時(shí)充電或放電所選擇頁的位線的鎖存器130得出的電流尖峰信號(hào)。圖7是單個(gè)數(shù)據(jù)位的檢測(cè)和鎖存器電路的電路圖。如上所示，頁選擇晶體管122e和122o連接偶數(shù)位線或奇數(shù)位線到用于訪問的檢測(cè)節(jié)點(diǎn)720。對(duì)于一個(gè)寫操作，當(dāng)信號(hào)BLSLT導(dǎo)通晶體管125時(shí)僅如果鎖存器130保持?jǐn)?shù)據(jù)值“0”，鎖存器130放電所連接的位線。
圖8是減小從充電和放電所選擇的位線的鎖存器電路130得出的電源電壓噪聲的編程操作的定時(shí)圖。圖8的編程操作使用包括兩部分的位線設(shè)置。在第一部分中，所有位線(偶數(shù)和奇數(shù))以受控制的速率充電。在第二部分中，鎖存器電路130最好以受控速率放電所選擇的位線。
如圖8所示，在位線設(shè)置的第一部分SETUP(1)期間，控制信號(hào)VBLe和VBLo均被激活到電源電壓Vcc。因此，節(jié)點(diǎn)VIRPWR被電連接于所有的位線。因此，激活控制信號(hào)PCTLP、REFCTLP、PCTLN、和NCTLN，并激活控制信號(hào)NCTLP和REFCTLN。控制信號(hào)PCTLN、NCTLN、和REFCTLN的如上所述的這些狀態(tài)使得控制電路220中的晶體管354將信號(hào)VIRPWRN拉到截止NMOS晶體管204的0V。控制信號(hào)PCTLP和NCTLP截止晶體管302和304，并且控制信號(hào)REFCTLP連接包括晶體管306和308的電流映射電路中的PMOS晶體管202。因此根據(jù)經(jīng)過晶體管306和308的電流限制了經(jīng)過PMOS晶體管202、給節(jié)點(diǎn)VIRPWR充電的電流。信號(hào)VBLe和VBLo導(dǎo)通將節(jié)點(diǎn)VIRPWR電連接于所有位線的晶體管102e和102o。因此位線全部以如節(jié)點(diǎn)VIRPWR的受控速率充電到電源電壓Vcc。
在位線設(shè)置的第一部分期間或之前，鎖存器130可以鎖存來自關(guān)聯(lián)的數(shù)據(jù)線的數(shù)據(jù)位。例如在圖7的電路中，可以激活一個(gè)預(yù)充電信號(hào)PRE(低)以預(yù)充電節(jié)點(diǎn)720和鎖存器130。然后，使能信號(hào)PBENB使鎖存器130中的反相器732失效，并且激活Y通道門以將來自一數(shù)據(jù)線的數(shù)據(jù)信號(hào)傳送到反相器734的輸入端子。鎖存器信號(hào)LATCH截止晶體管738以便該數(shù)據(jù)信號(hào)控制其為反相器732的輸入信號(hào)的反相器734的輸出信號(hào)。當(dāng)反相器734的輸出信號(hào)穩(wěn)定下來后，信號(hào)PBENB激活反相器732。在這期間，信號(hào)BLSLT保持晶體管126截止，并且在信號(hào)BLSLT在位線設(shè)置的第二部分SETUP(2)期間導(dǎo)通晶體管之前，Y通道門140截止。
在位線設(shè)置的第一部分SETUP(1)的結(jié)尾，信號(hào)REFCTLP被無效以從電流映射斷開PMOS晶體管202，并激活信號(hào)NCTLP以驅(qū)動(dòng)信號(hào)VIRPWRP到0V并充分導(dǎo)通PMOS晶體管202。
在設(shè)置的第一部分期間，控制信號(hào)BLSLT處于低電平(0V)以截止NMOS晶體管126并從各位線斷開鎖存器電路130。在位線設(shè)置的第二部分SETUP(2)期間，參考電壓VREF被施加到NMOS晶體管126的柵極。激活信號(hào)BLSHFe以導(dǎo)通晶體管122e并連接鎖存器電路130到各個(gè)偶數(shù)位線B/Le。(在另一個(gè)將被編程的單元晶體管連接到奇數(shù)位線B/Lo的編程操作中，激活信號(hào)BLSHFo而不激活信號(hào)BLSHFe。)類似地，在位線設(shè)置的第二部分SETUP(2)期間激活控制信號(hào)VBLe以截止晶體管102e并從節(jié)點(diǎn)VIRPWR斷開偶數(shù)位線B/Le。
當(dāng)位線設(shè)置的第二部分SETUP(2)開始時(shí)，給所有位線充電。鎖存器電路130給對(duì)應(yīng)于正被編程以存儲(chǔ)位值“0”的單元晶體管的位線放電并維持對(duì)應(yīng)于存儲(chǔ)位值“1”的單元晶體管的位線的充電。與將位線充電到電源電壓Vcc的情況不同，NMOS晶體管很適合于控制當(dāng)放電所選擇的位線時(shí)的電流。相似或相同于控制電路220的控制電路230可以設(shè)置參考電壓VREF以便晶體管126傳導(dǎo)非飽和電流。(信號(hào)BLSHFe和BLSHFo可以類似地控制晶體管122e和122o的柵極電壓。)由于晶體管126限制電流，鎖存器電路130不會(huì)在電流中引起尖峰信號(hào)。因此，圖8的編程操作減小了鎖存器電路130在電源電壓Vcc或地中引起的噪聲。
在下來的位線設(shè)置的第二部分，圖8的編程操作繼續(xù)以如按圖6所描述的相同的方式編程所選擇的單元晶體管和放電所有的位線。
盡管已經(jīng)參照特定實(shí)施例描述了本發(fā)明，該說明僅是本發(fā)明的應(yīng)用的一個(gè)例子，而不應(yīng)該被看作是對(duì)本發(fā)明的限制。所公開的各實(shí)施例的特點(diǎn)的各種改變和組合均在如所附的權(quán)利要求所限定的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種非易失性存儲(chǔ)器裝置，包括一個(gè)存儲(chǔ)器單元陣列，該存儲(chǔ)器單元陣列包括連接于在該陣列的各自列中的存儲(chǔ)器單元的位線和連接于在該陣列的各自行中的存儲(chǔ)器單元的字線；一個(gè)連接于該位線的偏置電路，其中該偏置電路包括一個(gè)開關(guān)和一個(gè)控制電路，該控制電路操作該開關(guān)以當(dāng)同時(shí)改變一組位線上的電壓時(shí)限制形成的電流。
2.如權(quán)利要求1所述的非易失性存儲(chǔ)器，其中該開關(guān)包括連接于一個(gè)第一電壓和該位線之間的一個(gè)第一晶體管；該控制電路控制該第一晶體管的一個(gè)柵極電壓以便在該位線的改變期間該柵極電壓小于一個(gè)電源電壓并大于一個(gè)地電壓。
3.如權(quán)利要求2所述的非易失性存儲(chǔ)器，其中該第一電壓是一個(gè)電源電壓；和該第一晶體管是一個(gè)第一PMOS晶體管。
4.如權(quán)利要求3所述的非易失性存儲(chǔ)器，其中控制電路包括一個(gè)連接于該第一PMOS晶體管的柵極的輸出端子；參考電壓源、電源電壓、和地；和一個(gè)可以將該參考電壓、該電源電壓、和該地的任意一個(gè)連接到該輸出端子的輸出電路。
5.如權(quán)利要求4所述的非易失性存儲(chǔ)器，其中該參考電壓源包括串聯(lián)于該電源電壓和該地之間的一個(gè)第二PMOS晶體管和一個(gè)NMOS晶體管；和該第二PMOS晶體管的柵極和漏極被連接在一起并從該第二PMOS晶體管的該柵極和該漏極提供該參考電壓，由此當(dāng)開關(guān)電路操作以連接該參考電壓到該輸出端子時(shí)，經(jīng)過該第一PMOS晶體管的電流映射的電流流經(jīng)該第二PMOS晶體管。
6.如權(quán)利要求2所述的非易失性存儲(chǔ)器，其中該第一電壓是地；和該第一晶體管是NMOS晶體管。
7.如權(quán)利要求2所述的非易失性存儲(chǔ)器，其中該控制電路從第一電壓、第二電壓、和第三電壓中選擇用于連接到該第一晶體管柵極的電壓。
8.如權(quán)利要求7所述的非易失性存儲(chǔ)器，其中該第一電壓允許一個(gè)受限制的電流經(jīng)過該第一晶體管；該第二電壓導(dǎo)通該第一晶體管；和該第三電壓截止該第一晶體管。
9.如權(quán)利要求2所述的非易失性存儲(chǔ)器，其中該偏置電路還包括一個(gè)連接于一個(gè)第二電壓和該位線之間的第二晶體管；和該控制電路控制該第二晶體管的柵極電壓以便當(dāng)放電該位線時(shí)，該第二晶體管傳導(dǎo)一個(gè)該第二晶體管的小于飽和電流的電流。
10.如權(quán)利要求1所述的非易失性存儲(chǔ)器，其中該位線包括交錯(cuò)的偶數(shù)位線和奇數(shù)位線；和當(dāng)同時(shí)改變偶數(shù)位線上的電壓時(shí)和當(dāng)同時(shí)改變奇數(shù)位線上的電壓時(shí)，該偏置電路限制生成的電流。
11.如權(quán)利要求1所述的非易失性存儲(chǔ)器，其中該非易失性存儲(chǔ)器是NAND型閃速存儲(chǔ)器。
12.如權(quán)利要求1所述的非易失性存儲(chǔ)器，其中該開關(guān)包括連接于第一電壓和該位線之間的第一晶體管；和該控制電路控制該第一晶體管的柵極電壓以便在該位線的充電期間該晶體管傳導(dǎo)一個(gè)映射一個(gè)參考電流的電流。
13.如權(quán)利要求1所述的非易失性存儲(chǔ)器，還包括一個(gè)通過該偏置電路連接于該位線的頁緩沖器。
14.一種非易失性存儲(chǔ)器，包括一個(gè)單元陣列；一個(gè)虛擬電源節(jié)點(diǎn)；一個(gè)連接電路，控制虛擬電源節(jié)點(diǎn)到單元陣列中的位線的連接，用來對(duì)然后連接于該虛擬電源節(jié)點(diǎn)的該位線充電或放電；一個(gè)PMOS晶體管，連接于該虛擬電源節(jié)點(diǎn)和電源電壓之間；一個(gè)NMOS晶體管，連接于該虛擬電源節(jié)點(diǎn)和地之間；和一個(gè)連接的控制電路，用于提供第一控制信號(hào)給該P(yáng)MOS晶體管的柵極并提供第二控制信號(hào)給該NMOS晶體管的柵極。
15.如權(quán)利要求14所述的非易失性存儲(chǔ)器，其中該控制電路包括連接于第一參考電壓的源極和用于該第一控制信號(hào)的輸出的第一節(jié)點(diǎn)之間的第一開關(guān)；當(dāng)激活該第一開關(guān)時(shí)，該第一控制信號(hào)處于該第一參考電壓；和施加于該P(yáng)MOS晶體管的該柵極的該第一參考電壓使得該P(yáng)MOS晶體管減小峰值電流。
16.如權(quán)利要求15所述的非易失性存儲(chǔ)器，其中該控制電路還包括連接于第二參考電壓源和用于該第二控制信號(hào)的輸出的第二節(jié)點(diǎn)之間的第二開關(guān)；當(dāng)激活該第二開關(guān)時(shí)，該第二控制信號(hào)處于該第二參考電壓；和施加于該NMOS晶體管的該柵極的該第二參考電壓使得該NMOS晶體管傳導(dǎo)一個(gè)非飽和電流。
17.如權(quán)利要求16所述的非易失性存儲(chǔ)器，其中該第一參考電壓源包括一個(gè)具有連接于該電源電壓的源極和連接在一起的柵極和漏極的第二PMOS晶體管，該第一參考電壓從該第二PMOS晶體管的柵極輸出；和一個(gè)具有連接于該第二PMOS晶體管的漏極的漏極、連接于地的源極、和用來接收第二參考電壓所連接的柵極的第二NMOS晶體管。
18.如權(quán)利要求16所述的非易失性存儲(chǔ)器，其中該控制電路還包括第一對(duì)串聯(lián)于電源電壓和地之間的晶體管，其中該第一節(jié)點(diǎn)位于該第一對(duì)中的晶體管之間；和第二對(duì)串聯(lián)于電源電壓和地之間的晶體管，其中該第二節(jié)點(diǎn)位于該第二對(duì)中的晶體管之間。
19.如權(quán)利要求14所述的非易失性存儲(chǔ)器，其中該單元陣列包括一個(gè)第一組位線和一個(gè)第二組位線，其中該第一組中的位線與該第二組中的位線交錯(cuò)排列；和該連接電路包括連接于該虛擬電源節(jié)點(diǎn)和該第一組位線之間的一個(gè)第一組晶體管，和連接于該虛擬電源節(jié)點(diǎn)和該第二組位線之間的一個(gè)第二組晶體管。
20.如權(quán)利要求14所述的非易失性存儲(chǔ)器，其中還包括一個(gè)頁緩沖器；一組連接于該頁緩沖器到該單元陣列的該位線之間的NMOS晶體管；和一個(gè)連接的控制電路，用于當(dāng)該頁緩沖器放電一個(gè)或多個(gè)該位線時(shí)操作該NMOS晶體管以傳導(dǎo)一個(gè)非飽和電流。
21.一種用于非易失性存儲(chǔ)器的編程方法，包括預(yù)充電一組位線到第一電壓，其中該預(yù)充電包括操作一個(gè)位于電源電壓電壓和該組位線之間的開關(guān)以限制流經(jīng)該開關(guān)到該組位線的峰值電流；和施加一個(gè)第二電壓到一個(gè)所選擇的字線以編程一個(gè)或多個(gè)連接于該所選擇的字線的所選擇的存儲(chǔ)器單元，其中保留在各位線的一個(gè)上的該第一電壓阻止連接于該位線和該所選擇的字線的存儲(chǔ)器單元的編程。
22.如權(quán)利要求21所述的方法，其中該開關(guān)包括一個(gè)晶體管和操作該開關(guān)包括控制該晶體管以傳導(dǎo)小于該晶體管的飽和電流的電流。
23.如權(quán)利要求21所述的方法，其中該開關(guān)包括一個(gè)晶體管和操作該開關(guān)包括連接該晶體管到限制經(jīng)過該晶體管的電流的一個(gè)電流映射電路。
24.如權(quán)利要求21所述的方法，其中該預(yù)充電充電所有連接于被連接到該所選擇的字線的存儲(chǔ)器單元的位線。
25.如權(quán)利要求24所述的方法，其中還包括放電所選擇的一組位線，所選擇的位線組是連接于將被編程的存儲(chǔ)器單元的位線。
26.如權(quán)利要求25所述的方法，其中放電包括操作傳導(dǎo)來自所選擇的位線的電流的晶體管以便該晶體管傳導(dǎo)小于該晶體管的飽和電流的電流。
27.如權(quán)利要求21所述的方法，其中該預(yù)充電僅包括充電未選擇的位線。
28.如權(quán)利要求21所述的方法，其中該第一電壓小于該電源電壓。
29.一種用于非易失性存儲(chǔ)器的編程方法，包括使用通過具有一個(gè)受控制的柵極電壓的PMOS晶體管的電流預(yù)充電一個(gè)陣列中所選擇的位線和未選擇的位線到第一電壓以限制流到該所選擇的和未選擇的位線的電流，其中該未選擇的位線交錯(cuò)于該所選擇的位線之中；經(jīng)過位于該所選擇的位線和數(shù)據(jù)鎖存器之間的一組NMOS晶體管將一些所選擇的位線放電到相應(yīng)的數(shù)據(jù)鎖存器，其中該NMOS晶體管的柵極電壓受到控制以在放電期間限制流經(jīng)該NMOS晶體管的電流；和施加一個(gè)第二電壓到一個(gè)所選擇的字線以編程一個(gè)或多個(gè)連接于該所選擇的字線的所選擇的存儲(chǔ)器單元，其中保留在各位線的一個(gè)上的該第一電壓阻止連接于該位線和該所選擇的字線的存儲(chǔ)器單元的編程。
30.如權(quán)利要求29所述的方法，其中該放電經(jīng)過晶體管偏置以傳導(dǎo)小于該晶體管的飽和電流的電流。
全文摘要
具有屏蔽位線結(jié)構(gòu)的NAND EEPROM減小由充電或放電位線產(chǎn)生的電源電壓和地噪聲。該EEPROM具有連接于虛擬電源節(jié)點(diǎn)的PMOS上拉式晶體管和NMOS下拉式晶體管。用于充電和放電位線的控制電路控制該P(yáng)MOS或NMOS晶體管的柵極電壓以當(dāng)經(jīng)由該虛擬電源節(jié)點(diǎn)充電或放電位線時(shí)限制峰值電流。一個(gè)這種控制電路產(chǎn)生電流映射或施加參考電壓以控制柵極電壓。一種編程方法,在位于編程電路中的鎖存器根據(jù)正被存儲(chǔ)的各個(gè)數(shù)據(jù)位充電或放電所選擇的位線的同時(shí),通過經(jīng)由具有受控制的柵極電壓的PMOS上拉式晶體管預(yù)充電未選擇的位線。該編程電路中的NMOS晶體管的柵極電壓可以被控制以減小由經(jīng)過該鎖存器放電所選擇的位線產(chǎn)生的噪聲。
文檔編號(hào)G11C16/06GK1371101SQ0110888
公開日2002年9月25日 申請(qǐng)日期2001年9月29日 優(yōu)先權(quán)日2001年2月22日
發(fā)明者李永宅 申請(qǐng)人:三星電子株式會(huì)社