專利名稱：高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種像動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)之類的存儲(chǔ)器結(jié)構(gòu)，特別是涉及一種高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)。
在單一芯片中提供巨大儲(chǔ)存容量(指大尺寸)的存儲(chǔ)器結(jié)構(gòu)被廣泛應(yīng)用于電子系統(tǒng)，像電腦、通訊及消費(fèi)電子設(shè)備類似產(chǎn)品。近來(lái)在半導(dǎo)體技術(shù)上的進(jìn)步，尤其是提供完整的系統(tǒng)于一單一芯片上，使得在一集成電路中嵌入(embedded)一存儲(chǔ)器，以致于有可能使該集成電路的作用如同具有巨大數(shù)據(jù)儲(chǔ)存能力的完整系統(tǒng)。
由于工業(yè)界對(duì)于各芯片存儲(chǔ)器位元量有要求持續(xù)增加的傾向，因此應(yīng)用于高速、雙頻率、多路復(fù)用輸出、多路分離輸入的嵌入式存儲(chǔ)器的尺寸逐漸增加。


圖1所示是以往高速雙頻率、多路復(fù)用輸出、多路分離輸入的大尺寸存儲(chǔ)器結(jié)構(gòu)，包括一整體解碼電路(global decoder circuit)11、四個(gè)兩兩分置于整體解碼電路11兩側(cè)且連接至整體解碼電路11的存儲(chǔ)單元陣列(memory cell array)12、一位于整體解碼電路11之上并連接整體解碼電路11的寫入控制電路(write controlcircuit)13、一位于整體解碼電路11之下及連接至整體解碼電路11的讀出控制電路(read control circuit)14、一位于整體解碼電路11與讀出控制電路14之間且連接整體解碼電路11與讀出控制電路14的預(yù)解碼電路(pre-decoder circuit)15、依序位于讀出控制電路14之下的讀出時(shí)鐘緩沖器(read clock buffer)16及一寫入時(shí)鐘緩沖器(write clock buffer)17以及兩間隔并列于各存儲(chǔ)單元陣列12上且連接至寫入時(shí)鐘緩沖器17的數(shù)據(jù)輸出緩沖器(data inputbuffer)18。整體解碼器11是由一寫入整體解碼部分111及一讀出整體解碼部分112。各存儲(chǔ)單元陣列12是由一區(qū)域解碼器121及兩分別位于區(qū)域解碼器121兩側(cè)的晶胞次陣列122所形成，而各晶胞次陣列122為具有m列及n行的存儲(chǔ)單元陣列，各晶胞次陣列122下設(shè)置一連接至各行的多工器123、一連接多工器123的傳感放大器124以及連接至傳感放大器124的輸出電路125，各輸出電路125并連接至讀出時(shí)鐘緩沖器16。
以下對(duì)以往存儲(chǔ)器結(jié)構(gòu)的寫入與讀出操作做一說(shuō)明1、寫入操作需寫入對(duì)應(yīng)存儲(chǔ)單元的數(shù)據(jù)會(huì)送至數(shù)據(jù)輸入緩沖器18，當(dāng)對(duì)應(yīng)這些數(shù)據(jù)的位址組至寫入控制電路13，寫入控制電路13用以產(chǎn)生寫入存儲(chǔ)單元所需的控制信號(hào)，并經(jīng)寫入整體解碼部分111與區(qū)域解碼電路121對(duì)該位址組進(jìn)行解碼，以對(duì)應(yīng)位址組決定位于哪一列的存儲(chǔ)單元開啟驅(qū)動(dòng)，而寫入時(shí)鐘緩沖器17用以產(chǎn)生時(shí)鐘信號(hào)(clocksignal)以控制于數(shù)據(jù)輸入緩沖器18的數(shù)據(jù)同步傳送至對(duì)應(yīng)的存儲(chǔ)單元，以將數(shù)據(jù)寫入存儲(chǔ)單元內(nèi)，完成寫入操作。
2、讀出操作當(dāng)需讀出的位址組送至讀出控制電路14，該讀出控制電路14用以產(chǎn)生讀出存儲(chǔ)單元所需的控制信號(hào)，并經(jīng)預(yù)解碼電路15、讀出整體解碼部分112及區(qū)域解碼部分121對(duì)位址組進(jìn)行解碼，以決定哪一列的存儲(chǔ)單元開啟驅(qū)動(dòng)，而經(jīng)控制信號(hào)的控制將儲(chǔ)存于存儲(chǔ)單元內(nèi)的數(shù)據(jù)送至多工器123，多工器123決定哪些存儲(chǔ)單元的數(shù)據(jù)可輸出，而哪些存儲(chǔ)單元的數(shù)據(jù)不可輸出，而多工器123所輸出的數(shù)據(jù)經(jīng)傳感放大器124放大后送至輸出電路125，最后該讀出時(shí)鐘緩沖器16產(chǎn)生時(shí)鐘信號(hào)以控制該輸出電路125同步將數(shù)據(jù)送出至外部裝置。
然而以往存儲(chǔ)器結(jié)構(gòu)仍有以下缺點(diǎn)1、電路時(shí)鐘可能不一致由于寫入時(shí)鐘電路17與讀出時(shí)鐘電路16在整體解碼電路11的同一側(cè)，使其至位于整體解碼電路11的另一側(cè)的數(shù)據(jù)輸入緩沖器18的路徑過(guò)長(zhǎng)，而在傳輸?shù)倪^(guò)程因RC效應(yīng)使到達(dá)數(shù)據(jù)輸入緩沖器18的不同位置181、182的時(shí)間可能相差太多，而無(wú)法同步工作，造成整體電路潛藏時(shí)鐘不一致，此外因傳輸過(guò)程過(guò)長(zhǎng)，對(duì)時(shí)鐘信號(hào)造成的大量損耗而導(dǎo)致時(shí)鐘信號(hào)受到干擾的問題。
2、數(shù)據(jù)傳送可能有誤因?yàn)槎喙ぽ敵?，所以由存?chǔ)單元陣列12所送出微弱信號(hào)的數(shù)據(jù)，必須經(jīng)由在位線(bit line)傳送再至多工器123，但是在傳送過(guò)程中，由于位線上的微弱信號(hào)實(shí)際上是在長(zhǎng)距離的金屬導(dǎo)線上傳遞，此長(zhǎng)距離的金屬導(dǎo)線的電容效應(yīng)(coupling effect)會(huì)干擾正確的微弱信號(hào)，使其發(fā)生錯(cuò)誤的信號(hào)，例如，原先預(yù)定傳遞邏輯″1″的信號(hào)因電容效應(yīng)而成邏輯″0″，因而產(chǎn)生存儲(chǔ)單元陣列傳送至多工器的數(shù)據(jù)可能有誤的問題。
3、整體電路的尺寸過(guò)大在以往存儲(chǔ)器結(jié)構(gòu)中，各存儲(chǔ)單元陣列12中需設(shè)置區(qū)域解碼電路121，使存儲(chǔ)單元陣列12必須橫向擴(kuò)張而造成尺寸增加，造成整體解碼電路11至區(qū)域解碼電路121以控制存儲(chǔ)單元的開啟驅(qū)動(dòng)的路徑加長(zhǎng)，而可能因RC效應(yīng)而產(chǎn)生錯(cuò)誤信號(hào)，以及數(shù)據(jù)輸入緩沖器18至各存儲(chǔ)單元的路徑也隨之加長(zhǎng)，為了避免數(shù)據(jù)信號(hào)的衰減，用以放大數(shù)據(jù)信號(hào)的數(shù)據(jù)輸入緩沖器18也隨之加大，造成整體電路尺寸過(guò)大。
本發(fā)明的一目的在于提供一種可實(shí)現(xiàn)縮短時(shí)鐘緩沖器的時(shí)鐘信號(hào)的傳輸路徑之功效的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)。
本發(fā)明的另一目的在于提供一種可實(shí)現(xiàn)時(shí)鐘信號(hào)能準(zhǔn)確傳輸及整體電路時(shí)鐘一致之效果的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)。
本發(fā)明的再一目的在于提供一種能正確傳輸數(shù)據(jù)的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)。
本發(fā)明的又一目的在于提供一種可有效利用面積及有效縮小尺寸的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)。
為達(dá)到上述目的，本發(fā)明是一種高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，包括至少兩存儲(chǔ)單元陣列、一整體解碼電路、一寫入控制電路、一讀出控制電路、兩數(shù)據(jù)輸入緩沖器、一寫入時(shí)鐘緩沖器、兩多工電路、兩輸出電路及一讀出時(shí)鐘緩沖器，其中各存儲(chǔ)單元陣列是被排列成m列與2n行，而該列存儲(chǔ)單元中每一列存儲(chǔ)單元具有一組對(duì)應(yīng)的字線及一置中設(shè)置于該列中的區(qū)域解碼單元，使各存儲(chǔ)單元陣列中形成一區(qū)域解碼器；該整體解碼電路是位于該至少兩存儲(chǔ)單元陣列之間，并連接至各存儲(chǔ)器陣列的區(qū)域解碼器，而該整體解碼電路與區(qū)域解碼器用以對(duì)外來(lái)的位址組進(jìn)行解碼，以決定對(duì)應(yīng)該位址組的列存儲(chǔ)單元的字線的開啟驅(qū)動(dòng)；該寫入控制電路是位于該整體解碼電路的上方且連接至該整體解碼電路，用以接收外來(lái)的位址組，并產(chǎn)生寫入該存儲(chǔ)單元所需的寫入控制信號(hào)，連同該位址組傳送至該整體解碼電路；該讀出控制電路是位于該整體解碼電路的下方且連接至該整體解碼電路，用以接收外來(lái)的位址組，并產(chǎn)生讀出該存儲(chǔ)單元所需的讀出控制信號(hào)，連同該位址組傳送至該整體解碼電路；各數(shù)據(jù)輸入緩沖器連接對(duì)應(yīng)的存儲(chǔ)單元陣列，用以暫存與放大待輸入存儲(chǔ)單元陣列中對(duì)應(yīng)存儲(chǔ)單元的數(shù)據(jù)；該寫入時(shí)鐘緩沖器位于該寫入控制電路的上方，并連接至數(shù)據(jù)輸入緩沖器，用以控制暫存于該兩數(shù)據(jù)輸入緩沖器內(nèi)的數(shù)據(jù)同步輸入至存儲(chǔ)單元陣列中對(duì)應(yīng)存儲(chǔ)單元中；各多工電路是以位線連接各存儲(chǔ)單元陣列的2n行的存儲(chǔ)單元，并用以接收該2n行中的存儲(chǔ)單元所輸出的數(shù)據(jù)且選擇性輸出；各輸出電路分別連接對(duì)應(yīng)的多工電路，用以暫存與放大由多工電路輸出的數(shù)據(jù)；及該讀出時(shí)鐘緩沖器連接該兩輸出電路，用以使該至少兩輸出電路內(nèi)的數(shù)據(jù)同步輸出至外部裝置；因此，當(dāng)寫入位址組輸入該寫入控制電路及該數(shù)據(jù)輸入至數(shù)據(jù)輸入緩沖器時(shí)，該寫入控制電路產(chǎn)生寫入控制信號(hào)與該整體解碼電路及該區(qū)域解碼器對(duì)該寫入位址組進(jìn)行解碼，以驅(qū)動(dòng)對(duì)應(yīng)該位址組的存儲(chǔ)單元列開啟并位于寫入狀態(tài)后，該寫入時(shí)鐘緩沖器控制于數(shù)據(jù)輸入緩沖器內(nèi)數(shù)據(jù)同步輸入至存儲(chǔ)單元中；相反地，當(dāng)讀出位址組輸入該讀出控制電路時(shí)，該讀出控制電路產(chǎn)生讀出控制信號(hào)及該整體解碼電路對(duì)該讀出位址組進(jìn)行解碼，以驅(qū)動(dòng)對(duì)應(yīng)該位址組的存儲(chǔ)單元列開啟并位于讀出狀態(tài)，儲(chǔ)存于該存儲(chǔ)單元內(nèi)的數(shù)據(jù)傳輸至該多工電路，經(jīng)該多工電路，根據(jù)該讀出位址組選擇性輸出數(shù)據(jù)至該對(duì)應(yīng)輸出電路暫存，并由該讀出時(shí)鐘緩沖器控制暫存于輸出電路內(nèi)的數(shù)據(jù)同步輸出。
下面結(jié)合附圖與實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明圖1是以往存儲(chǔ)器結(jié)構(gòu)的示意圖；圖2是本發(fā)明的一較佳實(shí)施例的電路示意圖；圖3是本發(fā)明的另一較佳實(shí)施例的電路示意圖；圖4是圖2的區(qū)域解碼器的區(qū)域解碼單元的電路示意圖；圖5是圖3的區(qū)域解碼器的區(qū)域解碼單元的電路示意圖。
在本發(fā)明被詳細(xì)描述之前，應(yīng)要注意的是，在整體說(shuō)明書中，相同標(biāo)號(hào)是用來(lái)標(biāo)示相同的元件。
請(qǐng)參考圖3所示，本發(fā)明是針對(duì)能滿足雙頻率、多路復(fù)用輸出(multiplex output)、多路分離輸入(demultiplex input)、大尺寸的嵌入式(embedded)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的需求來(lái)設(shè)計(jì)。本發(fā)明的較佳實(shí)施例包括四存儲(chǔ)單元陣列(memory cell array)2、一整體解碼電路(global decoder circuit)3、一寫入控制電路(writecontrol circuit)4、一讀出控制電路(read control circuit)5、兩數(shù)據(jù)輸入緩沖器(data input buffer)6、一寫入時(shí)鐘緩沖器(writeclock buffer)Freq1、兩多工電路7、兩輸出電路9及一讀出時(shí)鐘緩沖器(read clock buffer)Freq2。
各存儲(chǔ)單元陣列2是被排列成m列與2n行的矩陣，而在該列存儲(chǔ)單元中，每一列存儲(chǔ)單元中具有一組對(duì)應(yīng)的位線(bit line)211及一置中設(shè)置于該列中的區(qū)域解碼單元221，使各存儲(chǔ)單元陣列分隔成兩m×n的晶胞次陣列21及位于兩次陣列21中的一區(qū)域解碼器22。
該整體解碼電路3是位于存儲(chǔ)單元陣列2的中央，且整體解碼電路3的兩側(cè)分別以整體字線(global word lines)連接兩存儲(chǔ)單元陣列2的區(qū)域解碼器22。而該整體解碼電路3與區(qū)域解碼器22用以對(duì)外來(lái)的位址組進(jìn)行解碼，以決定對(duì)應(yīng)該位址組的列存儲(chǔ)單元的字線的開啟驅(qū)動(dòng)。該整體解碼電路3是由一寫入整體解碼部分31及一讀出整體解碼部分32所形成。
該寫入控制電路4位于該整體解碼電路3的上方且連接至該整體解碼電路3，用以接收外來(lái)的寫入位址組，并產(chǎn)生寫入存儲(chǔ)單元所需的寫入控制信號(hào)，連同位址組傳輸至整體解碼電路3的寫入整體解碼部分31。
該讀出控制電路5位于該整體解碼電路3的下方且連接至該整體解碼電路3，用以接收外來(lái)的讀出位址組，并產(chǎn)生讀出存儲(chǔ)單元所需的讀出控制信號(hào)，連同位址組傳輸至整體解碼電路3的讀出整體解碼部分32進(jìn)行解碼。而在本實(shí)施例中，該讀出控制電路5與整體解碼電路3之間更設(shè)置一預(yù)解碼電路(Pre-decoder circuit)51，連接該讀出控制電路5與整體解碼電路3的讀出整體解碼部分32，用以在位址組送進(jìn)讀出解碼部分32之前先作部分解碼。
兩數(shù)據(jù)輸入緩沖器6連接外部裝置(圖中未示)及分別連接兩存儲(chǔ)單元陣列2，用以暫存與放大外部裝置所送出待輸入存儲(chǔ)單元陣列2內(nèi)的數(shù)據(jù)。
該寫入時(shí)鐘緩沖器Freq1位于該寫入控制電路4的上方，較以往接近兩數(shù)據(jù)輸入緩沖器6，并連接至這些數(shù)據(jù)輸入緩沖器6，用以產(chǎn)生時(shí)鐘信號(hào)(clock signal)來(lái)控制暫存于該兩數(shù)據(jù)輸入緩沖器6內(nèi)同步輸入至存儲(chǔ)單元陣列2中對(duì)應(yīng)存儲(chǔ)單元中。
兩多工電路8分別設(shè)置于讀出控制電路5的兩側(cè)且分別位于兩存儲(chǔ)單元陣列2的下方。在本實(shí)施例中，各多工電路8包括兩個(gè)第一多工器81及一位于兩第一多工器81之間的第二多工器82，其中第二多工器82是以位線分別連接其上方的兩存儲(chǔ)單元陣列2中相接近的一晶胞次陣列21的n行的存儲(chǔ)單元，而兩第一多工器81分別連接兩存儲(chǔ)單元陣列2中另一晶胞次陣列21的n行存儲(chǔ)單元，即第二多工器82連接2n行的存儲(chǔ)單元，且所連接的晶胞次陣列21位于兩存儲(chǔ)單元陣列2的中央。各多工器81、82用以接收各相連接的位線所輸出的數(shù)據(jù)，并選擇性(即依位址組決定)將哪些位線的數(shù)據(jù)輸出。
各輸出電路9包括三個(gè)分別連接對(duì)應(yīng)的多工器81、82的放大電路91，用以暫存多工器81、82所輸出的數(shù)據(jù)并放大這些數(shù)據(jù)的電流，以加強(qiáng)數(shù)據(jù)的驅(qū)動(dòng)(driving)能力，便于傳送至外部裝置。
該讀出時(shí)鐘緩沖器Freq2連接該兩輸出電路9，用以產(chǎn)生時(shí)鐘信號(hào)(clock signal)來(lái)控制暫存于兩輸出電路9內(nèi)的數(shù)據(jù)輸出，以使兩輸出電路9內(nèi)的數(shù)據(jù)可同步輸出至外部裝置(圖中未示)。一般而言，寫入時(shí)鐘緩沖器Freq1與讀出時(shí)鐘緩沖器Freq2所產(chǎn)生時(shí)鐘信號(hào)的頻率是不相同的。
值得注意的是，為了加強(qiáng)于存儲(chǔ)單元陣列2與多工電路8之間位線所傳送的微弱信號(hào)，以有效避免以往信號(hào)受電容效應(yīng)的干擾而導(dǎo)致錯(cuò)誤發(fā)生的問題，所以在本實(shí)施例中，在兩兩存儲(chǔ)單元陣列2下方分別設(shè)置一傳感放大電路7，而各傳感放大電路7包括兩分別連接存儲(chǔ)單元陣列2的一次晶胞次陣列21的n行存儲(chǔ)單元的第一傳感放大器(sense amplifier)SA1及一位于兩第一傳感放大器SA1之間且分別連接兩存儲(chǔ)單元陣列2中的一晶胞次陣列21的n行存儲(chǔ)單元的第二傳感放大器SA2。而與多工器相同的是，第二傳感放大器SA2連接2n行存儲(chǔ)單元，而各第一傳感放大器SA1連接n行存儲(chǔ)單元，且第二傳感放大器SA2所連接的晶胞次陣列21位于第一傳感放大器SA1所連接晶胞次陣列21的中間。此外，各第一傳感放大器SA1分別連接對(duì)應(yīng)的第一多工器81，以及各第二傳感放大器SA2分別與對(duì)應(yīng)的第二多工器82連接。因此，各行的存儲(chǔ)單元輸出的微弱信號(hào)的數(shù)據(jù)先至對(duì)應(yīng)的傳感放大器SA1、SA2內(nèi)，將數(shù)據(jù)的微弱信號(hào)放大成全幅(full swing)的信號(hào)，再于位線傳送至多工電路81，以有效避免以往微弱信號(hào)易受干擾的問題。
為了使本發(fā)明更容易了解，對(duì)本實(shí)施例的寫入與讀出操作在以下的段落作描述1.寫入操作當(dāng)寫入位址組輸入該寫入控制電路4，及該數(shù)據(jù)輸入至數(shù)據(jù)輸入緩沖器6暫存時(shí)，該寫入控制電路4產(chǎn)生寫入控制信號(hào)，連同該寫入位址組輸入該整體解碼電路3，而整體解碼電路3的寫入整體解碼部分31與區(qū)域解碼器22對(duì)寫入位址組進(jìn)行解碼，以驅(qū)動(dòng)對(duì)應(yīng)該位址組的存儲(chǔ)單元列開啟，并由于寫入控制信號(hào)的控制而位于寫入狀態(tài)后，該寫入時(shí)鐘緩沖器Freq1控制暫存于數(shù)據(jù)輸入緩沖器6內(nèi)數(shù)據(jù)同步輸入至位于寫入狀態(tài)的存儲(chǔ)單元進(jìn)行寫入動(dòng)作，以使數(shù)據(jù)能寫入對(duì)應(yīng)位址組的存儲(chǔ)單元中，完成寫入操作，而由于本發(fā)明的寫入時(shí)鐘緩沖器Freq1設(shè)置于寫入控制電路4的上方，相較于以往存儲(chǔ)器結(jié)構(gòu)更接近數(shù)據(jù)輸入緩沖器6，以使傳輸時(shí)鐘信號(hào)的路徑較以往短，所以對(duì)位于寫入時(shí)鐘緩沖器Freq1左右兩側(cè)的數(shù)據(jù)輸入緩沖器6是極為平衡的，兩數(shù)據(jù)輸入緩沖器6不會(huì)因?yàn)镽C效應(yīng)，而造成時(shí)鐘信號(hào)到達(dá)緩沖器6上不同點(diǎn)的時(shí)間相差太多，有效避免以往可能無(wú)法同步工作的缺點(diǎn)。
2.讀出操作當(dāng)讀出位址組輸入讀出控制電路5時(shí)，該讀出控制電路5產(chǎn)生讀出控制信號(hào)，連同讀出位址組通過(guò)預(yù)解碼電路51至整體解碼電路3的讀出整體解碼部分32，所以在讀出操作中由預(yù)解碼電路51、讀出整體解碼部分32對(duì)讀出位址組進(jìn)行解碼，以驅(qū)動(dòng)對(duì)應(yīng)該位址組的存儲(chǔ)單元列開啟，并由于讀出控制信號(hào)的作用使這些存儲(chǔ)單元位于讀出狀態(tài)，所以儲(chǔ)存于這些存儲(chǔ)單元內(nèi)的數(shù)據(jù)輸出至傳感放大電路7，該傳感放大電路7對(duì)尚為微弱信號(hào)的數(shù)據(jù)進(jìn)行放大，而使其成為全幅的數(shù)據(jù)再經(jīng)位線輸出至多工電路8，而后經(jīng)該多工電路8，根據(jù)讀出位址組選擇性輸出數(shù)據(jù)至該對(duì)應(yīng)輸出電路放大數(shù)據(jù)的電流，以增加數(shù)據(jù)的驅(qū)動(dòng)能力，最后由讀出時(shí)鐘緩沖器Freq2產(chǎn)生的時(shí)鐘信號(hào)，來(lái)控制暫存于輸出電路內(nèi)的數(shù)據(jù)同步輸出至外部裝置。由此可看出，本發(fā)明先將數(shù)據(jù)經(jīng)傳感放大電路7放大后，再傳送至多工電路8，有別于以往將為微弱信號(hào)的數(shù)據(jù)直接傳送至多工器的方式，所以可有效避免以往因微弱信號(hào)受電容效應(yīng)的干擾而發(fā)生錯(cuò)誤的信號(hào)的情況發(fā)生。
請(qǐng)參照?qǐng)D3，是本發(fā)明的另一實(shí)施例的電路示意圖，它與前述的實(shí)施例不同處在于區(qū)域解碼器22’，為了解決區(qū)域解碼器22’在存儲(chǔ)單元陣列2中占了大面積的缺點(diǎn)，所以在本實(shí)施例中，將區(qū)域解碼器22’的部分設(shè)置于存儲(chǔ)單元陣列2外，取代將全部區(qū)域解碼器設(shè)置于存儲(chǔ)單元陣列2中的做法，且由于存儲(chǔ)單元陣列2’與數(shù)據(jù)輸入緩沖器6之間仍有閑置的空間，所以將區(qū)域解碼器的部分222’設(shè)置于存儲(chǔ)單元陣列2’上。本實(shí)施例的區(qū)域解碼器22’可分別設(shè)置于存儲(chǔ)單元陣列2’中的主體部分223’與設(shè)置于該存儲(chǔ)單元陣列2’外的外圍部分222’，其中外圍部分222’除了與該主體部分223’連接外，更連接至寫入控制電路4。而該外圍部分222’可包含區(qū)域解碼器22’的至少一邏輯參數(shù)，舉例來(lái)說(shuō)，請(qǐng)參照?qǐng)D4所示，當(dāng)圖2的區(qū)域解碼器22的區(qū)域解碼單元221如為一個(gè)三輸入端的與門(AND gate)23時(shí)，假定分別輸入三輸入端的信號(hào)為A、B、C，則輸出端信號(hào)Y＝ABC，而利用下列公式1與2所示的迪摩根定律(De Morgan’s laws)進(jìn)行運(yùn)算AB…＝A+B+…(公式1)A+B+…＝A·B… (公式2)故Y=ABC=(AB)C‾‾=(AB)‾+C-‾]]>因而，如圖5，可利用一具有兩輸入端的與非門24(NAND gate)來(lái)分別輸入信號(hào)A、B與一反相器25(NOT gate)來(lái)輸入信號(hào)C，而后再利用一或非門26(NOR gate)來(lái)接收兩者的輸出，使或非門26的輸出Y＝ABC，所以在此例子中，區(qū)域解碼器22’的外圍部分222’可為反相器25，而主體部分223’為剩馀的與非門24與或非門26。
綜前所述，本發(fā)明確實(shí)具有以下的優(yōu)點(diǎn)1、時(shí)鐘信號(hào)能準(zhǔn)確傳輸及整體電路時(shí)鐘一致；由于在本發(fā)明中，分別將兩時(shí)鐘緩沖器Freq1、Freq2分別設(shè)置于整體解碼電路3的上下兩側(cè)且位于整體電路的中間，不同于以往將兩時(shí)鐘緩沖器置于整體電路的同一側(cè)，所以本發(fā)明一方面使時(shí)鐘信號(hào)對(duì)于分別位于其左右兩側(cè)的元件(如數(shù)據(jù)輸入緩沖器6及輸出電路9)的饋入更平衡，另一方面由于寫入時(shí)鐘緩沖器Freq1傳輸時(shí)鐘信號(hào)的路徑較以往短，使本發(fā)明可有效避免以往因時(shí)鐘信號(hào)傳輸路徑過(guò)長(zhǎng)而導(dǎo)致時(shí)鐘信號(hào)失真的缺點(diǎn)，且使時(shí)鐘信號(hào)到達(dá)數(shù)據(jù)輸入緩沖器6上不同位置的時(shí)間誤差在可容許值內(nèi)，進(jìn)而達(dá)到整體電路時(shí)鐘一致與數(shù)據(jù)輸入緩沖器6可同步工作的功效。
2、數(shù)據(jù)能正確傳送；本發(fā)明先將為微弱信號(hào)的數(shù)據(jù)經(jīng)傳感放大電路7放大后再傳送至多工電路8，有別于以往數(shù)據(jù)直接送至長(zhǎng)距離的金屬導(dǎo)線(位線)中傳送至多工器的方式，由于在本發(fā)明先將數(shù)據(jù)放大成全幅的信號(hào)，所以可避免以往因微弱信號(hào)受電容效應(yīng)的干擾而發(fā)生錯(cuò)誤的信號(hào)的情況發(fā)生，而達(dá)到存儲(chǔ)單元陣列2能傳送正確數(shù)據(jù)至多工電路8的效果。
3、有效利用面積；在本發(fā)明中基于有效利用面積的想法，將區(qū)域解碼器22’的部分(外圍部分222’)外移置至存儲(chǔ)單元陣列2外區(qū)域，如此讓區(qū)域解碼器22’所占的面積也可縮小，使存儲(chǔ)單元陣列2不會(huì)因區(qū)域解碼器22而過(guò)度橫向擴(kuò)張，讓寫入整體解碼電路至各存儲(chǔ)單元陣列2的位線可隨之縮短，以降低因RC效應(yīng)而產(chǎn)生錯(cuò)誤信號(hào)的機(jī)會(huì)，以及數(shù)據(jù)輸入緩沖器6至各存儲(chǔ)單元的路徑也可隨之縮短，所以為了放大信號(hào)以避免信號(hào)衰減用的數(shù)據(jù)輸入緩沖器6也隨之縮小，使整體尺寸可隨之縮小，進(jìn)而達(dá)到更有效利用面積的功效。
權(quán)利要求
1.一種高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于包括至少兩存儲(chǔ)單元陣列，各存儲(chǔ)單元陣列被排列成m列與2n行，而該列存儲(chǔ)單元中每一列存儲(chǔ)單元具有一組對(duì)應(yīng)的字線及一置中設(shè)置于該列中的區(qū)域解碼單元，使各存儲(chǔ)單元陣列中形成一區(qū)域解碼器；一整體解碼電路，位于該至少兩存儲(chǔ)單元陣列的中間，并連接至各存儲(chǔ)單元陣列的區(qū)域解碼器，而該整體解碼電路與區(qū)域解碼器用以對(duì)外來(lái)的位址組進(jìn)行解碼，以決定對(duì)應(yīng)該位址組的列存儲(chǔ)單元的字線的開啟驅(qū)動(dòng)；一寫入控制電路，位于該整體解碼電路的上方且連接至該整體解碼電路，用以接收外來(lái)的位址組，并產(chǎn)生寫入存儲(chǔ)單元所需的寫入控制信號(hào)，連同該位址組傳送至該整體解碼電路；一讀出控制電路，位于該整體解碼電路的下方且連接至該整體解碼電路，用以接收外來(lái)的位址組，并產(chǎn)生讀出存儲(chǔ)單元所需的讀出控制信號(hào)，連同該位址組傳送至該整體解碼電路；兩數(shù)據(jù)輸入緩沖器，連接至該至少兩存儲(chǔ)單元陣列，用以暫存與放大待輸入存儲(chǔ)單元陣列中對(duì)應(yīng)存儲(chǔ)單元的數(shù)據(jù)；一寫入時(shí)鐘緩沖器，位于該寫入控制電路的上方，并連接至數(shù)據(jù)輸入緩沖器，用以控制暫存于該兩數(shù)據(jù)輸入緩沖器內(nèi)的資料同步輸入至存儲(chǔ)單元陣列中對(duì)應(yīng)存儲(chǔ)單元中；兩多工電路，各多工電路以位線連接該對(duì)應(yīng)存儲(chǔ)單元陣列的2n行存儲(chǔ)單元，并用以接收該2n行中的存儲(chǔ)單元所輸出的數(shù)據(jù)且選擇性輸出；兩輸出電路，分別連接該對(duì)應(yīng)的多工電路，用以暫存與放大由該多工電路輸出的數(shù)據(jù)；及一讀出時(shí)鐘緩沖器，連接該兩輸出電路，用以使該兩輸出電路內(nèi)的數(shù)據(jù)同步輸出至外部裝置；因此，當(dāng)寫入位址組輸入該寫入控制電路及該數(shù)據(jù)輸入至數(shù)據(jù)輸入緩沖器時(shí)，該寫入控制電路產(chǎn)生該寫入控制信號(hào)，與該整體解碼電路及該區(qū)域解碼器對(duì)該寫入位址組進(jìn)行解碼，以驅(qū)動(dòng)對(duì)應(yīng)該位址組的存儲(chǔ)單元列開啟并位于寫入狀態(tài)后，該寫入時(shí)鐘緩沖器控制于數(shù)據(jù)輸入緩沖器內(nèi)數(shù)據(jù)同步輸入至存儲(chǔ)單元中；相反地，當(dāng)讀出位址組輸入該讀出控制電路時(shí)，該讀出控制電路產(chǎn)生該讀出控制信號(hào)，及該整體解碼電路對(duì)該讀出位址組進(jìn)行解碼，以驅(qū)動(dòng)對(duì)應(yīng)該位址組的存儲(chǔ)單元列開啟并位于讀出狀態(tài)，儲(chǔ)存于存儲(chǔ)單元內(nèi)的數(shù)據(jù)傳輸至該多工電路，經(jīng)該多工電路根據(jù)該讀出位址組選擇性輸出數(shù)據(jù)至該對(duì)應(yīng)輸出電路暫存，并由該讀出時(shí)鐘緩沖器控制暫存于輸出電路內(nèi)的數(shù)據(jù)同步輸出。
2.如權(quán)利要求1所述的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于還包括兩個(gè)分別對(duì)應(yīng)該至少兩存儲(chǔ)單元陣列設(shè)置且放大信號(hào)用的傳感放大電路，而這兩個(gè)傳感放大電路分別位于該對(duì)應(yīng)的存儲(chǔ)單元陣列與多工電路之間且連接兩者，致使存儲(chǔ)單元陣列輸出的數(shù)據(jù)先經(jīng)傳感放大電路放大后再至對(duì)應(yīng)的該多工電路。
3.如權(quán)利要求1所述的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于各區(qū)域解碼器包括一位于該存儲(chǔ)單元陣列中的主體部分與一位于該存儲(chǔ)單元陣列外的外圍部分，其中該外圍部分連接該主體部分與該寫入控制電路。
4.如權(quán)利要求3所述的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于各區(qū)域解碼器包括多個(gè)邏輯參數(shù)，而各外圍部分至少包括各區(qū)域解碼器的其中一邏輯參數(shù)。
5.如權(quán)利要求3或4所述的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于各外圍部分為一反相器。
6.如權(quán)利要求1所述的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于該整體解碼電路是由一寫入整體解碼部分及一讀出整體解碼部分所形成。
7.如權(quán)利要求1所述的高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu)，其特征在于還包括位于該整體解碼電路與該讀出控制電路之間一預(yù)解碼電路，用以接收由該讀出控制電路輸出的位址組，并進(jìn)行先行解碼，再傳送至該整體解碼電路。
全文摘要
一種高速多路先進(jìn)先出存儲(chǔ)器結(jié)構(gòu),包括一至少兩存儲(chǔ)單元陣列、一位于至少兩存儲(chǔ)單元陣列中間的整體解碼電路、分別位于整體解碼電路的上下的一寫入控制電路及一讀出控制電路、分別位于至少兩存儲(chǔ)單元陣列上的兩數(shù)據(jù)輸入緩沖器以及依序位于兩存儲(chǔ)單元陣列下的兩多工電路及兩輸出電路,在整體解碼電路的上下分別設(shè)置一寫入時(shí)鐘緩沖器及一讀出時(shí)鐘緩沖器。
文檔編號(hào)G11C7/00GK1378214SQ0110955
公開日2002年11月6日 申請(qǐng)日期2001年3月30日 優(yōu)先權(quán)日2001年3月30日
發(fā)明者陳星祎, 汪若渝, 陳信光, 王志明 申請(qǐng)人:矽統(tǒng)科技股份有限公司