專利名稱：一種改進(jìn)的靜態(tài)隨機(jī)存取內(nèi)存及其方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種靜態(tài)隨機(jī)存取內(nèi)存(Static Random AccessMemory；簡(jiǎn)稱SRAM)，藉由特殊的線路設(shè)置、以及測(cè)試方法，可使用測(cè)量電流進(jìn)而得出存儲(chǔ)單元載的阻值。


圖1顯示傳統(tǒng)由四個(gè)NMOS晶體管所構(gòu)成的SRAM存儲(chǔ)單元(memorycell)的電路圖。晶體管M1、M2和多晶硅負(fù)載(polyload)構(gòu)成栓鎖單元(latch)，端點(diǎn)X和Y則會(huì)產(chǎn)生邏輯位準(zhǔn)相異邏輯信號(hào)。字符線W則做為尋址用，控制晶體管M3和M4的開關(guān)狀態(tài)；位線B和位線B則分別讀取或?qū)懭攵它c(diǎn)X和Y的邏輯值。
對(duì)傳統(tǒng)SRAM存儲(chǔ)單元而言，其多晶硅負(fù)載的阻值為芯片(chip)待機(jī)電流(Isbc)大小主要決定因素(dominant factor)。由于工藝技術(shù)不斷縮小(scale down)，SRAM存儲(chǔ)單元尺寸和多晶硅負(fù)載之長(zhǎng)度也愈來愈小。因此，SRAM組件漏電(leakage)和多晶硅負(fù)載阻值，兩者均嚴(yán)重的影響到SRAM待機(jī)電流(Isbc)大小。近來由于集成電路均要求能夠符合低耗功率(low power dissipation)要求，所以對(duì)于待機(jī)電流(Isbc)限制也愈趨于嚴(yán)格。但是，為了要降低待機(jī)電流(Isbc)，而將多晶硅負(fù)載的阻值提高，往往會(huì)造成存儲(chǔ)單元之效能表現(xiàn)不佳、和衍生出穩(wěn)定度問題。
為了克服現(xiàn)有技術(shù)的不足之處，本發(fā)明之目的在于提供一種改進(jìn)的靜態(tài)隨時(shí)機(jī)存取內(nèi)存，經(jīng)由特殊線路設(shè)計(jì)并針對(duì)傳統(tǒng)SRAM數(shù)組作改進(jìn)，以測(cè)量SRAM待機(jī)電流(Isbc)；透過測(cè)量所得待機(jī)電流(Isbc)的變化值，來反推實(shí)際上存儲(chǔ)單元中多晶硅負(fù)載的阻值，以提供設(shè)計(jì)、生產(chǎn)改進(jìn)參考。
適用于本發(fā)明待機(jī)電流(Isbc)測(cè)量方法新穎SRAM，至少包括下列單元。
一主電源裝置；2m個(gè)開關(guān)裝置(S1～S2m)；以及，2m組供電路徑(P1～P2m)。上述2m個(gè)開關(guān)裝置(S1～S2m)一對(duì)一地耦接于上述2m組供電路徑(P1～P2m)和上述主電源裝置之間。
m個(gè)內(nèi)存區(qū)塊(B1～Bm)，每個(gè)存儲(chǔ)區(qū)塊(Bj，1≤j≤m)分別配置有兩組該供電路徑(P2j-1、P2j)。每個(gè)記憶區(qū)塊(Bj)包括n個(gè)存儲(chǔ)單元(Cj_1～Cj_n)；每個(gè)存儲(chǔ)單元(Cj_k，1≤k≤n)是由四個(gè)晶體管、及兩組負(fù)戴(Lj_k_1、Lj_k_2)所構(gòu)成，且該兩組負(fù)載(Lj_k_1、Lj_k_2)耦接至對(duì)應(yīng)兩組該等供電路徑(P2j-1、P2j)。
芯片啟動(dòng)切換裝置，用以當(dāng)內(nèi)存芯片啟動(dòng)信號(hào)(CE)處于第一電位時(shí)，使所有該等開關(guān)裝置(S1～S2m)導(dǎo)通，俾使該主電源裝置得以透過該等供電路徑提供電力給該等存區(qū)塊，讓該靜態(tài)隨機(jī)存取內(nèi)存進(jìn)行正常操作。
選擇控制裝置，當(dāng)該內(nèi)存芯片啟動(dòng)信號(hào)(CE)處于第二電位，亦即該靜態(tài)隨機(jī)存取內(nèi)存處于待機(jī)狀態(tài)時(shí)，可以測(cè)試的需要，從該等開關(guān)裝置(S1～S2m)中，選擇將至少一對(duì)開關(guān)裝置(S2j-1、S2j)予以導(dǎo)通，以進(jìn)行相關(guān)電流測(cè)量及測(cè)試。
為了達(dá)到測(cè)量待機(jī)電流以便反推阻值目的，本發(fā)明還提出一種利用電流測(cè)量得出靜態(tài)隨機(jī)存取內(nèi)存負(fù)載阻值方法，該方法包括如下步驟。
首先，讓靜態(tài)隨機(jī)存取內(nèi)存進(jìn)入待機(jī)模式(例如，令CE處于第一電位狀態(tài))。此時(shí)，該等開關(guān)裝置(S1～S2m)不導(dǎo)通，該主電源裝置無法透過該等供電路徑(P1～P2m)供給電力給該等記憶區(qū)塊(B1～Bm)。
接著，測(cè)量該靜態(tài)隨機(jī)存取內(nèi)存待機(jī)電流，而得到第一電流(I1)。
然后，透過上述選擇控制裝置，選擇性地讓該等開關(guān)裝置(S1～S2m)中Q對(duì)開關(guān)裝置導(dǎo)通，藉此讓Q個(gè)該等內(nèi)存區(qū)塊可以由該主電源裝置供給電力。
再測(cè)量該靜態(tài)隨機(jī)存取內(nèi)存待機(jī)電流，藉以得到第二電流(I2)。
將該第二電流(I2)和第一電流(I1)差值再除以m-Q，而得出任一Q個(gè)存區(qū)塊中所有存儲(chǔ)單元所流通的電流(ΔI=I1-I2m-Q).]]>接著，將電流ΔI除以存區(qū)塊中存儲(chǔ)單元的數(shù)目(n)，以求得每個(gè)存儲(chǔ)單元所流通的第三電流(ΔI/n)。最后，將該主電源裝置所提供電位(Vcc)除以該第三電流，而得出每個(gè)存儲(chǔ)單元中每一負(fù)載的阻值(VccΔI×n).]]>由上述可知，本發(fā)明提出新穎SRAM架構(gòu)，其特征為在待機(jī)狀態(tài)下可藉由新增設(shè)選擇控制裝置的運(yùn)作，配合本發(fā)明提出待機(jī)電流測(cè)量方法，來控制上述開關(guān)裝置導(dǎo)通狀態(tài)，以便各別測(cè)量出待機(jī)電流變化值(即第二電流和第一電流之差值)，進(jìn)而達(dá)成反推SRAM中多晶硅負(fù)載阻值，藉由上述方式而達(dá)成本發(fā)明之目的。
參照?qǐng)D2，適用于本發(fā)明待機(jī)電流(Isbc)測(cè)量方法新穎SRAM，至少包括下列單元一主電源裝置20，以提供電壓Vcc；8個(gè)開關(guān)裝置(S1～S8)；8組供電路徑(P1～P8)；第一至第四內(nèi)存區(qū)塊(B1～B4)；2個(gè)譯碼器，透過字符線(WL1～WLn)進(jìn)行尋址，以將所要進(jìn)行讀寫存儲(chǔ)單元由位線(BL、BL)；芯片啟動(dòng)切換裝置(圖3)；以及，選擇控制裝置(圖3)。
上述8個(gè)開關(guān)裝置(S1～S8)；在此實(shí)施例中，每一開關(guān)裝置(S1～S8)為PMOS晶體管。另外，上述8個(gè)開關(guān)裝置(S1～S8)一對(duì)一地耦接于上述8組供電路徑(P1～P8)和上述主電源裝置20之間。
上述供電路徑P1、P2配置給第一存儲(chǔ)區(qū)塊B1，上述供電路徑P3、P4配置給第二存儲(chǔ)區(qū)塊B2，上述供電路徑P5、P6配置給第三存儲(chǔ)區(qū)塊B3，上述供電路徑P7、P8配置給第四存儲(chǔ)區(qū)塊B4。
每一上述第j存儲(chǔ)區(qū)塊(Bj；j＝1～4)均包括n個(gè)存儲(chǔ)單元(Cj_1～Cj_n)。每一存儲(chǔ)單元區(qū)塊中存儲(chǔ)單元(C1_k、C2_k、C3_k、C4_k，1≤k≤n)系由四個(gè)NMOS晶體管、及兩組多晶硅負(fù)戴(Lj_k_1、Lj_k_2)所構(gòu)成，如圖1所示的SRAM存儲(chǔ)單元架構(gòu)，其中2個(gè)NMOS晶體管和上述多晶硅負(fù)載形成栓鎖單元(latch1～latchn)；此外，每一存儲(chǔ)單元中的兩組負(fù)載(Lj_k_1、Lj_k_2)耦接至所在存儲(chǔ)區(qū)塊所對(duì)應(yīng)兩組供電路徑(P2j-1、P2j)。
圖3顯示本發(fā)明SRAM中芯片啟動(dòng)切換裝置30和選擇控制裝置32
參照?qǐng)D3，上述芯片啟動(dòng)切換裝置30，包括二個(gè)反向器30a、30c，和一降壓裝置30b；上述選擇控制裝置32，包括加法譯碼器32a，和一邏輯選擇裝置32b。上述邏輯選擇裝置32b是由4個(gè)或非門(NORgate)所組成，其輸出Z1、Z2、Z3、Z4則分別耦接至上述開關(guān)裝置S1-S2、S3-S4、S5-S6、和S7-S8柵極。
當(dāng)內(nèi)存芯片啟動(dòng)信號(hào)(chip enable signal；CE)處于邏輯低電位“L”時(shí)，上述反向器30a輸出高電位“H”正常模式信號(hào)(Mnormal)，促使SRAM外圍、及相關(guān)電路能夠進(jìn)行正常操作。此一情形下，反向器30c輸出信號(hào)(Mtest)則為高電位“H”，使得邏輯選擇裝置32b輸出Z1、Z2、Z3、Z4均為低電位“L”；因此，使所有開關(guān)裝置S1～S8導(dǎo)通，故而上述主電源裝置20得以透過該等供電路徑(P1～P8)提供電力給該等存儲(chǔ)區(qū)塊(B1～B4)，該SRAM得以進(jìn)行正常操作。
當(dāng)上述內(nèi)存芯片啟動(dòng)信號(hào)CE處于邏輯低電位“H”時(shí)，亦即該SRAM處于待機(jī)狀態(tài)、或測(cè)試狀態(tài)時(shí)，芯片啟動(dòng)信號(hào)(CE)的高電位信號(hào)電壓經(jīng)過降壓裝置30b降壓后，由反向器30c輸出的信號(hào)Mtest則成為低電位“L”。因此，在待機(jī)狀態(tài)下，可依實(shí)際所需，藉由加法譯碼器32a輸入地址信號(hào)X1、X2選擇，讓開關(guān)裝置(S1-S2、S3-S4、S5-S6、S7-S8)中，至少選擇將一對(duì)開關(guān)裝置(S2j-1、S2j)予以導(dǎo)通，以進(jìn)行相關(guān)電流測(cè)量及測(cè)試。例如，X1、X2為邏輯電位0、0時(shí)，Y1～Y4信號(hào)分別為1000，僅使Z1位準(zhǔn)成為低電位“L”，而將開關(guān)裝置(S1-S2)導(dǎo)通；X1、X2為邏輯電位0、1時(shí)，Y1～Y4信號(hào)分別為0100，僅使Z2位準(zhǔn)成為低電位“L”，而將開關(guān)裝置(S3-S4)導(dǎo)通；X1、X2為邏輯電位1、0時(shí)，Y1～Y4信號(hào)分別為0010，僅使Z3位準(zhǔn)成為低電位“L”，而將開關(guān)裝置(S5-S6)導(dǎo)通；X1、X2為邏輯電位1、1時(shí)，Y1～Y4信號(hào)分別為0001，僅使Z4之位準(zhǔn)成為低電位“L”，而將開關(guān)裝置(S7-S8)導(dǎo)通。
依照上述實(shí)施例所示之選擇控制裝置32，在待機(jī)狀態(tài)下，雖然僅能將一對(duì)開關(guān)裝置(S1-S2、S3-S4、S5-S6、或S7-S8)予以導(dǎo)通，但是亦以變化其電路設(shè)計(jì)，而使二對(duì)以上之開關(guān)裝置導(dǎo)通。
配合上述所提出新穎SRAM架構(gòu)，為達(dá)到測(cè)量待機(jī)電流以便反推阻值目的，本發(fā)明提出方法包括如下步驟。
首先，讓靜態(tài)隨機(jī)存取內(nèi)存進(jìn)入待機(jī)模式、或稱為測(cè)試模式(例如，令CE處于高電位“H”的狀態(tài)，其電壓高于Vcc)。在此情形下，反向器30c輸出信號(hào)Mtest則成為高電位“H”；所以，信號(hào)Z1～Z4輸出均為高電位信號(hào)“H”，開關(guān)裝置S1～S8不會(huì)導(dǎo)通，上述主電源裝置20無法透過該等供電路徑P1～P8供給電力給該等存儲(chǔ)區(qū)塊(B1～B4)。
接著，測(cè)量上述SRAM待機(jī)電流，而得到第一電流(I1)。
然后，透過上述選擇控制裝置32中加法譯碼器32a，選擇性地讓一對(duì)開關(guān)裝置(S1-S2、S3-S4、S5-S6、或S7-S8)導(dǎo)通。在此實(shí)施例中，假設(shè)上述加法譯碼器32a尋址信號(hào)X1、X2分別為0、0，所以Y1～Y4之信號(hào)分別為1000，使得Z1位準(zhǔn)成為低電位“L”，而將開關(guān)裝置(S1-S2)導(dǎo)通；藉此第一存儲(chǔ)區(qū)塊B1可以由該主電源裝置20供給電力。亦即，僅有第一存儲(chǔ)區(qū)塊B1中多晶硅負(fù)載，可以獲得上述主電源裝置20電壓Vcc。
再測(cè)量上述SRAM待機(jī)電流，藉以得到第二電流(I2)。
將該第二電流(I2)和該第一電流(I1)之差值再除以3，而得出上述第一記憶區(qū)塊B1中所有存儲(chǔ)單元胞所流通電流(ΔI=I2-I13).]]>接著，將電流ΔI除以第一存儲(chǔ)區(qū)塊B1中的存儲(chǔ)單元數(shù)目(n個(gè))，以求得每一該等存儲(chǔ)單元所流通第三電流(ΔI/n)。上述第三電流亦即為由上述主電源裝置20供給每一存儲(chǔ)單元中一多晶硅負(fù)載電流；因?yàn)槊恳淮鎯?chǔ)單元中栓鎖單元(2個(gè)NMOS晶體管和2個(gè)多晶硅負(fù)載)內(nèi)，僅有一個(gè)NMOS晶體管會(huì)導(dǎo)通，故電流也只流通于對(duì)應(yīng)多晶硅負(fù)載上。
最后，將該主電源裝置所提供電位(Vcc)除以該第三電流，而得出每一該等存儲(chǔ)單元中每一多晶硅負(fù)載阻值(VccΔI×n=VccI2-I1×3n).]]>以上實(shí)施例是假設(shè)所有存儲(chǔ)區(qū)塊數(shù)目為4，若實(shí)際上有m個(gè)，則多晶硅負(fù)載阻值為VccI2-I1×(m-1)×n.]]>由上述可知，本發(fā)明提供一種新穎SRAM數(shù)組架構(gòu)、電路設(shè)計(jì)，及簡(jiǎn)單待機(jī)電流測(cè)量方法，藉此可透過測(cè)量SRAM待機(jī)電流變化值，來反推實(shí)際上SRAM數(shù)組中晶硅負(fù)載的阻值，有助于研發(fā)人員理解實(shí)際上造成高待機(jī)電流原因，是來自多晶硅負(fù)載還是SRAM組件本身的漏電。
此外，也可透過實(shí)際測(cè)量而得多晶硅負(fù)載阻值，以便對(duì)布局設(shè)計(jì)所預(yù)定負(fù)載值和實(shí)際測(cè)量所得阻值兩者間之差異來進(jìn)行補(bǔ)償。
雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何熟悉本領(lǐng)域技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動(dòng)和潤(rùn)飾，因此本發(fā)明保護(hù)范圍當(dāng)視權(quán)利要求并結(jié)合說明書與附圖所界定者為準(zhǔn)。
權(quán)利要求
1.一種改進(jìn)的靜態(tài)隨機(jī)存取內(nèi)存，其特征在于至少包括2m個(gè)開關(guān)裝置(S1～S2m)；2m組供電路徑(P1～P2m)，分別一對(duì)一地耦接至該開關(guān)裝置(S1～S2m)；m個(gè)內(nèi)存區(qū)塊(B1～Bm)，每個(gè)該存儲(chǔ)區(qū)塊(Bj，1≤j≤m)分別配置有兩組該供電路徑(P2j-1、P2j)；其中，任一該存儲(chǔ)區(qū)塊(Bj)包括n個(gè)存儲(chǔ)單元(Cj_1～Cj_n)，每一該存儲(chǔ)單元(Cj_k，1≤k≤n)是由四個(gè)晶體管、及兩組負(fù)戴(Lj_k_1、Lj_k_2)所構(gòu)成，且該兩組負(fù)載(Lj_k_1、Lj_k_2)耦接至對(duì)應(yīng)兩組供電路徑(P2j-1、P2j)；芯片啟動(dòng)切換裝置，當(dāng)內(nèi)存芯片啟動(dòng)信號(hào)(CE)處于第一電位時(shí)，使所有開關(guān)裝置(S1～S2m)導(dǎo)通，供電路徑提供電力給存儲(chǔ)區(qū)塊，讓靜態(tài)隨機(jī)存取內(nèi)存進(jìn)行正常操作；以及選擇控制裝置，當(dāng)該內(nèi)存芯片啟動(dòng)信號(hào)(CE)處于第二電位，該靜態(tài)隨機(jī)存取內(nèi)存處于待機(jī)狀態(tài)時(shí)，用以從該開關(guān)裝置(S1～S2m)中，選擇將至少一對(duì)開關(guān)裝置(S2j-1、S2j)予以導(dǎo)通，以進(jìn)行相關(guān)測(cè)試。
2.如權(quán)利要求1所述靜態(tài)隨機(jī)存取內(nèi)存，其特征在于，每個(gè)開關(guān)裝置(S1～S2m)為晶體管。
3.一種利用電流測(cè)量得出靜態(tài)隨機(jī)存取內(nèi)存負(fù)載阻值方法，適用該方法的靜態(tài)隨機(jī)存取內(nèi)存至少包括2m組供電路徑(P1～P2m)；以及m個(gè)內(nèi)存區(qū)塊(B1～Bm)，每個(gè)存儲(chǔ)區(qū)塊(Bj，1≤j≤m)分別配置有兩組該等供電路徑(P2j-1、P2j)；其中，任一存儲(chǔ)區(qū)塊(Bj)包括n個(gè)存儲(chǔ)單元(Cj_1～Cj_n)，每個(gè)存儲(chǔ)單元(Cj_k，1≤k≤n)是由四個(gè)晶體管、及兩組負(fù)戴(Lj_k_1、Lj_k_2)所構(gòu)成，且該兩組負(fù)載(Lj_k_1、Lj_k_2)耦接至對(duì)應(yīng)的一對(duì)該供電路徑(P2j-1、P2j)；其特征在于該方法包括設(shè)置m對(duì)開關(guān)裝置(S2a-1、S2a；a＝1～m)，分別耦接供電路徑(P1～P2m)；讓該靜態(tài)隨機(jī)存取內(nèi)存進(jìn)入第一模式，使開關(guān)裝置(S1～S2m)不導(dǎo)通，藉以使該供電路徑(P1～P2m)無法供給電力給該存儲(chǔ)區(qū)塊(B1～Bm)；測(cè)量該靜態(tài)隨機(jī)存取內(nèi)存待機(jī)電流，得到第一電流(I1)；選擇性地讓該開關(guān)裝置(S1～S2m)中Q對(duì)開關(guān)裝置導(dǎo)通，藉此可以供給電力給Q個(gè)該內(nèi)存區(qū)塊可以由主電源裝置供給電力；測(cè)量該靜態(tài)隨機(jī)存取內(nèi)存待機(jī)電流，得到第二電流(I2)；將該第二電流(I2)和該第一電流(I1)差值再除以m-Q，而得出任一Q個(gè)存儲(chǔ)區(qū)塊中所有存儲(chǔ)單元所流通的電流(ΔI)；得出每個(gè)存儲(chǔ)單元所流通的第三電流(ΔI/n)；以及將電位(Vcc)除以該第三電流，而得出每個(gè)存儲(chǔ)單元中每一負(fù)載阻值(VccΔI×n).]]>
全文摘要
一種新穎的靜態(tài)隨機(jī)存取內(nèi)存(SRAM)數(shù)組架構(gòu),及簡(jiǎn)單的待機(jī)電流測(cè)量方法,藉此可透過測(cè)量SRAM待機(jī)電流的變化值,來反推實(shí)際上SRAM數(shù)組中多晶硅負(fù)載的阻值,有助于研發(fā)人員理解實(shí)際上造成高待機(jī)電流的原因,是來自多晶硅負(fù)載、還是SRAM組件本身的漏電。
文檔編號(hào)G11C11/413GK1377039SQ0110993
公開日2002年10月30日 申請(qǐng)日期2001年3月26日 優(yōu)先權(quán)日2001年3月26日
發(fā)明者陳居富, 許昭順 申請(qǐng)人:華邦電子股份有限公司