專利名稱：內(nèi)容可尋址存儲器、用于該器件的匹配檢測電路及數(shù)字系統(tǒng)的制作方法
技術領域：
本發(fā)明一般涉及內(nèi)容可尋址存儲器(content addressable memory，CAM)器件，尤其涉及用于CAM的匹配-檢測匹配線控制器電路的設計和使用。
背景技術：
內(nèi)容可尋址存儲器(CAM)是一種適合于對存儲在稱為入口的數(shù)個位置中的基于列表的數(shù)據(jù)進行快速(例如，單時鐘周期)搜索的器件。
如圖1所示，CAM單元101與隨機存取存儲器(RAM)存儲單元的不同之處在于，CAM單元將比較邏輯電路附加到每個存儲器單元中，提供了內(nèi)容可尋址功能。與RAM陣列不同，可以將CAM陣列的字存儲位置(即，入口)中的所有數(shù)據(jù)字同時與存儲在比較字(comparand)緩沖器中的搜索字(即，比較字)相比較。這種附加功能通常使每個單元中的部件計數(shù)增加了完成比較功能所需的晶體管、或其它部件/電路元件的數(shù)目那么多，但是，卻將“并行處理”特性附加到CAM存儲器陣列中。許多CAM陣列通常包括并行連接并且連接在匹配線與地之間的數(shù)個通行晶體管(pass-transistor)(例如，圖1A中的PTj，j＝1、2、……、x)，形成分布式匹配線通行門(Match Line Pass-Gate)。
CAM匹配線通行門是由與匹配線相連接的數(shù)個并行通行晶體管或數(shù)個并行通行晶體管疊(Pass-Transistor-Stack)組成的分布式通行門。CAM單元可以包括一對在CAM單元內(nèi)一起完成邏輯XNOR(異或非)比較功能的通行晶體管疊。通行晶體管疊可以包括2個或更多個串行連接在匹配線與地之間的晶體管，形成匹配線通行門的一條支路。匹配線通行門的每條支路可以包括NFET(N型場效應晶體管)或PFET(P型場效應晶體管)或這些類型場效應晶體管(FET)的組合。
正如圖1所示的，在大多數(shù)現(xiàn)有技術的CAM電路中，匹配線起電容器的作用，該電容器具有電容(CML)，在每次搜索之前被預充電(例如，通過預充電晶體管TPC)到邏輯高電壓(例如，Vdd)，并且，每條匹配線上的可觀察事件將是MISS(失配，邏輯上與也稱為HIT(命中)的MATCH(匹配)相反)，它將使匹配線電壓從預充電高電壓通過匹配線通行門下降(通過放電逐步接近接地電壓)到低電壓。
在MATCH入口的情況中，MATCH入口的匹配線通行門(即，包括與匹配線并聯(lián)連接的所有通行晶體管疊)將保持OFF(關閉)狀態(tài)(即，不導通)。因此，在現(xiàn)有技術的MISS-檢測CAM電路(例如，圖1中的102)中，MATCH入口的預充電匹配線將保持高。這樣，在現(xiàn)有技術中，匹配-感測硬件的設計者就面臨著檢測到匹配線電壓沒有變化的問題，這包括來自規(guī)定可靠的選通協(xié)議和檢測激活可靠的MATCH或HIT輸出信號所需的裕量等方面的挑戰(zhàn)。
在現(xiàn)有技術的匹配線系統(tǒng)中，隨著可存儲在每個入口中的二進制字的尺寸(即，寬度X)增大，每條匹配線的電容量通常也成比例地增加。由于電容器(例如，匹配線)放完電所消耗的能量(ECAP)等于1/2CVcap2，此處，C是電容量，Vcap是施加在電容器兩端的電壓，利用這種匹配線系統(tǒng)對每個MISS每搜索一次所消耗的能量(例如，EMISS＝ECAP)可以隨著可存儲在CAM入口中的字的尺寸(X)增大而幾乎成比例地增加。另外，大多數(shù)現(xiàn)有技術的CAM電路所消耗的能量與搜索頻率成正比，因此，在現(xiàn)有技術的MISS-檢測CAM電路(例如，圖1a的102)工作期間消耗的功率和生成的熱量通常隨著搜索頻率增大而增加。
盡管在現(xiàn)有技術中作了一些嘗試，例如，通過減小匹配線電容CML，或通過防止匹配線完全釋放掉整個預充電電壓(例如，Vcap)，使每次搜索中取決于每個失配事件的能量損失降到最低，但是，這些方法通常仍然不能防止在每個MISS中消耗的能量隨著每個入口中字的尺寸(即，寬度X)增大和隨著搜索次數(shù)增加而成比例增加。
頒發(fā)給Yoshiaki的1999年度日本專利第JP11073783號公開了一種不同的方法，即，匹配-事件檢測方法，其中，在公開的CAM中每條匹配線被預充電成低電平(例如，等于或接近地電壓)，只有當與匹配線相聯(lián)系的整個入口中的所有位發(fā)生MATCH時，才升到高于匹配檢測電壓(VMD)。Yoshiaki專利講述了只由匹配線電壓(VML)直接驅(qū)動的CMOS(互補型金屬氧化物半導體)倒相器19(假設包括疊加在NFET晶體管上的PFET晶體管)要用于檢測MATCH入口的匹配線上MATCH-事件的發(fā)生，并且，當CMOS倒相器19響應于升到或高于匹配檢測電壓(VMD)的匹配線電壓(VML)而發(fā)生切換時，從CMOS倒相器19輸出HIT信號。因此，Yoshiaki的匹配檢測電壓(VMD)不能低于CMOS倒相器19的CMOS倒相器切換電壓(VCMOSIS)，為了可靠地寄存HIT，它可以等于或超過電源電壓的一半(VCC/2)。Yoshiaki的匹配-事件-檢測電路和方法在MATCH-事件之后的額外時間間隔內(nèi)消耗能量(例如，通過流過所有MISS入口的流通電流來消耗能量)。
內(nèi)部網(wǎng)(Intranet)和因特網(wǎng)(Internet)的迅速發(fā)展和越來越快的速度正推動著對更大、更快、更節(jié)能CAM電路的需求?，F(xiàn)有技術的大CAM存儲器陣列在進行搜索操作期間能消耗掉數(shù)瓦特(watt)的功率。隨著CAM陣列的長度N和入口寬度X不斷增大，和搜索變得越來越頻繁，對降低在CAM搜索操作期間消耗的功率的需要也日益迫切。

發(fā)明內(nèi)容
在設計CAM的過程中，最好是，當進行搜索時，CAM使用盡可能小的能量，和當將MATCH-字存儲在CAM的入口中時，每次搜索生成可靠的可檢測MATCH/HIT事件。因此，本發(fā)明除提供其它內(nèi)容外，還提供了用于搜索內(nèi)容可尋址存儲器的改進的匹配-檢測電路和匹配-檢測方法。本發(fā)明的一個實施例在提供優(yōu)越于現(xiàn)有技術的低能耗和其它優(yōu)點的同時，還提供了能夠支持許多已知CAM存儲單元電路布局技術(例如，二進制/三進制/全局掩模CAM單元、SRAM/DRAM(靜態(tài)隨機存取存儲器/動態(tài)隨機存取存儲器)CAM單元、NFET/PFET CAM單元)的匹配檢測電路和操作方法。
本發(fā)明的CAM系統(tǒng)通過將CAM存儲器中的所有入口同時與外部提供的“比較字”相比較，來實現(xiàn)它的搜索行為。存儲在CAM陣列的入口中并與比較字“相匹配”的字導致匹配線上的電壓變高，因此，HIT線電壓(VHL)升高到邏輯高電壓電平，而所有存儲的字即使有一位與比較字的相應位失配(即，不匹配)，也會導致匹配線電壓變低(假)(并且HIT線電壓(VHL)停留在低狀態(tài))。本發(fā)明的匹配檢測電壓(VMD)是匹配線上前述“高匹配線電壓電平”的低限。本發(fā)明實施例的匹配檢測電壓(VMD)通常小于電源電壓的一半(即，小于Vcc/2)。
每個MISS入口中的流通電流在匹配檢測時段結束時，和在MATCH入口被檢測到或是能可靠檢測之后相對短時后，被確定時的控制信號完全切斷。本發(fā)明公開了用于生成特別定時的控制信號以切斷MISS入口的流通電流的電路。
因此，本發(fā)明的第一方面提供了一種內(nèi)容可尋址存儲器(CAM)器件，該內(nèi)容可尋址存儲器(CAM)器件包括一個入口，該入口包括數(shù)個CAM單元，每個CAM單元與數(shù)條匹配線通行門支路的一條支路相耦合，和一條匹配線，該匹配線存在匹配線電壓，并與匹配線通行門耦合，以便當匹配線通行門的任何一條支路導通時，匹配線被耦合到低電壓電平；該內(nèi)容可尋址存儲器(CAM)器件還包括匹配檢測電路，該匹配檢測電路包括與匹配線耦合、適合于檢測MATCH入口的場效應晶體管(FET)，其中MATCH入口的特征在于，在匹配檢測時段內(nèi)，匹配線電壓從低電壓電壓電平升到匹配檢測電壓。
本發(fā)明的第二方面提供了一種用于CAM入口的改進的匹配檢測電路，該改進的匹配檢測電路包括場效應晶體管(FET)，該場效應晶體管(FET)的柵極與匹配線耦合，并且該FET適用于當匹配線上的電壓升高到FET的導通閾值電壓時，將浮置(FLOAT)在高電壓上的節(jié)點向下拉到低電壓。
本發(fā)明的第三方面提供了一種諸如計算機、或網(wǎng)絡路由器之類的數(shù)字系統(tǒng)，該數(shù)字系統(tǒng)包括數(shù)字處理器，與CAM陣列可操作地連接；和CAM陣列，含有如本發(fā)明前述方面那樣，包括FET的匹配檢測電路。


下面結合附圖描述本發(fā)明的示范性實施例，在附圖中，相同的標號表示相同的元件，并且圖1描繪了含有單個通行晶體管的內(nèi)容可尋址存儲器(CAM)器件的電路圖，該單個通行晶體管與數(shù)個其它這樣的CAM耦合，并通過匹配線與現(xiàn)有技術的MISS-檢測電路耦合；圖2A描繪了根據(jù)本發(fā)明實施例的本發(fā)明的匹配線控制器，它與匹配線耦合，并與2-Hi NFET XNOR比較器耦合；圖2B描繪了根據(jù)本發(fā)明實施例的CAM陣列，它包括數(shù)個入口和與數(shù)個本發(fā)明的匹配線控制器耦合的數(shù)條匹配線；圖3A描繪了本發(fā)明的匹配線控制器的一個實施例的時序圖，它描繪了控制信號與MATCH、MISS和HIT輸出的示范性時序關系；圖3B描繪了本發(fā)明的匹配線控制器的一個實施例的定時圖，它描繪了示范性控制信號、MATCH、MISS和HIT輸出定時；圖3Ci描繪了受本發(fā)明的匹配線控制器的一個實施例控制的、在對MATCH入口進行CAM搜索期間匹配線電壓和電流幅度的圖形；圖3Cii描繪了受本發(fā)明的匹配線控制器的一個實施例控制的、在對MISS入口進行CAM搜索期間匹配線電壓和電流幅度的圖形；圖4A描繪了根據(jù)本發(fā)明實施例的本發(fā)明的定時控制信號生成電路的電路圖，它包括虛擬(Dummy)匹配線控制器，并與數(shù)個本發(fā)明的匹配線控制器耦合；圖4B描繪了根據(jù)本發(fā)明實施例的另一種可替換定時控制信號生成電路的電路圖，它包括用于控制數(shù)個本發(fā)明的匹配線控制器的NAND(與非)門和緩沖-延遲線；圖4C描繪了由根據(jù)本發(fā)明實施例的、用于控制數(shù)個本發(fā)明的匹配線控制器的、圖4B和圖4D所示的定時控制信號生成電路生成的定時控制信號的時序圖；圖4D描繪了根據(jù)本發(fā)明實施例的另一種可替換定時控制信號生成電路的電路圖，它包括用于控制數(shù)個本發(fā)明的匹配線控制器的NAND門和DUMMY MATCH LINE(虛擬匹配線)；圖4E描繪了根據(jù)本發(fā)明實施例，圖4D所示的定時控制信號生成電路與數(shù)個本發(fā)明的匹配線控制器耦合的電路圖；圖5描繪了圖2A的本發(fā)明的匹配線控制器的另一個可替換實施例的電路圖，其中，本發(fā)明的PRE-MATCH LINE(前匹配線)電路啟動CAM入口的POST-MATCH LINE(后匹配線)部分的CAM搜索；和圖6描繪了包括根據(jù)本發(fā)明實施例進行操作的CAM陣列的代表性數(shù)字系統(tǒng)。
具體實施例方式
本發(fā)明除提供其它內(nèi)容外，還提供了用于檢測內(nèi)容可尋址存儲器陣列中的MATCH入口的、包括改進的匹配檢測電路的匹配線控制器。如圖2B所示，存儲N個數(shù)據(jù)字(即，含有N個“入口”)的CAM陣列221擁有N條匹配線(例如，ML0、ML1、ML2、……、MLN-1，其中，N＝Y×L，Y是代表每個匹配線控制器電路控制的入口數(shù)的整數(shù)，L是代表每個CAM陣列的匹配線控制器電路數(shù)的整數(shù))，每個入口使用一條匹配線，每個入口在CAM內(nèi)含有唯一的n-位(n＝BASE2LogN)地址。在本發(fā)明的實施例中，如圖2A所示，每個入口和匹配線組合在一起與包括匹配檢測電路210的匹配線控制器MLC耦合。
圖2A描繪了本發(fā)明的匹配線控制器(MLC)的實施例，它包括與匹配線耦合的改進的匹配檢測電路210，匹配線與示范性(例如，三進制)CAM單元201耦合。CAM單元201包括兩個二進制存儲元件(例如，存儲器存儲單元CELLC和CELLT)，并具有在兩個NFET晶體管疊(T0-T2和T4-T6)中實現(xiàn)的XNOR功能。在CAM搜索操作之前，控制信號MATCHDETECTION-ENABLE-NOT(MEN_)處在高電平，從而將MATCH LINE(匹配線)預充電成低電平?？刂菩盘朚EN_的這個預搜索(即，初始)高電平狀態(tài)也將FLOAT預充電成高電平，因此，在CAM搜索之前，HIT是低電平(即，NO-HIT)。在CAM搜索操作期間，這發(fā)生在控制信號MEN_是低電平的匹配-檢測周期內(nèi)，與MATCH入口耦合的匹配線控制器的匹配檢測電路210將檢測匹配情況，只有在那個時候HIT才進入邏輯高(即，真)電壓電平。輸入到匹配線控制器的控制信號MEN_可以由圖2B、4A、4B、4D和4E所示的本發(fā)明的定時控制信號生成電路生成。
作為圖2B所示更大電路的元件，從更寬的范圍上可以更好地理解圖2A所示的本發(fā)明的匹配-檢測匹配線控制器(MLC)的功能。圖2B描繪了本發(fā)明的匹配線控制器(MLC)連同含有CAM控制器224的CAM陣列221的示范性配置，CAM控制器224可以包含定時控制信號生成電路(即，定時控制器226)，用于生成MEN_控制信號，和向本發(fā)明的匹配線控制器MLC施加(asserting)MEN_控制信號。定時控制器226的輸出傳輸?shù)結個匹配線控制器MLC0至MLCY-1的每一個，其中的每一個都包含匹配檢測電路210，用于根據(jù)本發(fā)明的方法，檢測存儲在CAM陣列221的Y個入口中MATCH字。匹配線控制器MLC0至MLCY-1分別與匹配線ML0至MLY-1相連接，結構上彼此相同，并且可以一起稱為MLC。對于匹配線控制器MLC0至MLCY-1的每一個，當要進行CAM搜索操作時，輸入由定時控制器(例如，226)生成的定時控制信號MEN_。垂直的每列CAM單元含有與比較字緩沖器228耦合的一對差分搜索線的輸入端(例如，SL0和它的配對SL0)。水平的每個CAM入口與匹配線(例如，ML0)耦合，匹配線又與匹配線控制器耦合，如圖2A和2B所示。“字線”輸入端可以與每個入口的所有存儲器單元耦合，BITLINE(位線)可以與入口的每個單元耦合，支持將數(shù)據(jù)寫入入口的每個存儲器單元中。
如圖2B所示，數(shù)(即，Y)個匹配線控制器MLC0-MLCY-1中每一個的輸出端的每一個可以連接到地址輸出電路(AOC)。地址輸出電路(AOC)連接到每個MLC的輸出端，以便可以鎖存“HIT”高電平信號，“HIT”高電平信號可以從其中CAM搜索操作檢測MATCH入口的匹配線控制器MLC0至MLCY-1的一個或多個中輸出?？梢岳肏IT信號作為輸入到置位/復位(set/reset)鎖存器的SET(置位)信號將HIT信號鎖存在高電平上。當MLC的匹配檢測電路210檢測到存儲在CAM入口中的數(shù)據(jù)字與存儲在比較字緩沖器228中的比較字相同(即，匹配)時，MLC輸出邏輯高電平“HIT”信號。然后，AOC輸出相匹配的CAM單元入口的地址作為匹配地址MATCH-ADDRESS。
CAM搜索在匹配-檢測周期內(nèi)進行。匹配檢測時段從輸入到MLC的控制信號MEN_降到低電平時開始。假設在可靠的HIT可以在匹配檢測時段內(nèi)輸出之前，要搜索的數(shù)據(jù)已經(jīng)存儲在CAM陣列221的數(shù)個入口的每個內(nèi)容可尋址存儲器(CAM)單元201中，并且比較字已經(jīng)存儲在比較字緩沖器228中，以便在匹配檢測時段內(nèi)施加2X條差分搜索線(例如，SL0、SL0_、SL1、SL1_、SL2、SL2_、……、SLx、SLx_，其中，x＝X-1)。匹配檢測時段在控制信號MEN_從它的低(搜索-啟動)電壓(即，邏輯低電壓)返回到初始(預搜索)高電壓時結束。匹配檢測時段從開始到結束之間的最佳時間長度(t2)在本公開文本的其它段落中討論。
再參照圖2A所示的本發(fā)明的匹配線控制器的實施例，MEN_線上初始(預搜索)邏輯高電壓代表兩個堆疊的晶體管PFET T1和NFET T8的柵極上和倒相器I1的輸入端上的邏輯高電壓，從而使PFET T1初始化成OFF(即，非導通)，使NFET T8初始化成ON(即，導通)，并使上拉(pull-up)晶體管T3初始化成ON，而T10被初始化成OFF(由于T8是ON，致使匹配線的預充電電壓為低電平)。倒相器I1可以由堆疊的NFET-PFET對形成，或者，可由本領域普通技術人員熟知的任何其它等效倒相電路形成。另一種可替換形式是，在一個可替換的實施例中可以去掉倒相器I1(例如，通過把T3用作NFET，如果電源電壓(VCC)作為源極-基片電壓的函數(shù)，高到足以補償NFET T3的較大的有效切換閾值電壓(VT)，那么，將可靠地運行)。圖2A所示的包括PFET T3的電路在用低至1.0伏特(V)的電源電壓(VCC)進行模擬時，都能可靠地運行。
每個CAM入口的導電匹配線都具有固有電容CML，并與堆疊的控制晶體管(即，上拉晶體管T1和下拉晶體管T8)中的每一個相連接，并且與匹配線上分布的通行門的數(shù)個支路(例如，通行晶體管疊T0-T2和通行晶體管疊T4-T6)相連接。匹配線通行門在匹配檢測時段內(nèi)起邏輯NOR(或非)門作用，致使匹配線通行門(NOR門)導通，從而，即使匹配線通行門只有一條支路導通(ON)，譬如，當存儲在CAM入口中的字與比較字失配時，也能使匹配線(有效的NOR門輸出端)保持在邏輯低電壓電平上(表示MISS，或NON-MATCH)。CAM入口中每個XNOR門(例如，XNOR1)(例如，示范性CAM單元201的T0-T2和T4-T6)的和每個CAM單元的每條支路起匹配線通行門(即，NOR門)的一條支路的作用。
如前所述，在搜索之前(即，在其中MEN_是低電平的匹配檢測時段之前)，MATCH LINE通過NFET T8被預充電成(即，被下拉到)低電壓電平(例如，接地電壓)，而PFET T1處在OFF狀態(tài)(MISS入口的匹配線也可以在搜索之前，通過匹配線通行門的一條或多條支路下拉到邏輯低電壓，這是因為沒有必要把搜索線預充電成低電平)。因為MATCH LINE與NFET晶體管T10的柵極耦合，所以在搜索之前，MATCH LINE上的初始低電壓電平使T10成為非導通(OFF)。同時，在搜索之前，倒相器I1的輸出在PFET T3的柵極施加低電壓電平，從而使T3導通(即，ON)。T3是ON(即，導通)和T10是OFF(即，非導通)的初始組合預充電FLOAT節(jié)點，將其初始化成邏輯高電壓電平，它又使倒相器I2(它有與FLOAT節(jié)點相連接的輸入端)的輸出成為邏輯低電壓，這在匹配檢測時段之前，通過施加在HIT線上的低電壓電平，表明邏輯HIT真條件不存在(即，HIT＝FALSE)。值得注意的是，F(xiàn)LOAT線存在有限電容，致使如果在建立初始高電壓預充電條件之后，T3轉(zhuǎn)到OFF(同時，T10仍保持OFF)，那么，F(xiàn)LOAT線上的高預充電電壓將繼續(xù)保持，和與之耦合的倒相器I2的輸出將繼續(xù)保持，通過施加在HIT線上的低電平，表明邏輯HIT真條件不存在。
假設在匹配檢測時段的開始和期間，匹配線的入口的存儲器單元(例如，CELLT和CELLC)和搜索線(例如，SLC、SLT)被適當?shù)丶与?，并且是靜態(tài)的，以啟動可靠的搜索，致使通行門(例如，XNOR晶體管疊)的每條支路要么是導通的(ON)，要么是非導通的(OFF)，這只取決于存儲在存儲器單元中的數(shù)據(jù)位的邏輯值和搜索線上所代表的比較字位的邏輯值。
如果入口包含一個與搜索數(shù)據(jù)(即，比較字)相比較的匹配，那么，在與匹配線并聯(lián)的CAM單元中沒有一個通行晶體管疊(例如，XNOR1 NFET疊)將處在ON狀態(tài)(即，導通)，在匹配檢測時段期間流入匹配線的電流將上拉MATCH LINE電壓(VML)。最后，匹配線電壓(VML)將超過NFET T10的閾值電壓(VT)，和NFET T10將開始導通。FLOAT將通過NFET T10放電，成為低電平，并且隨著倒相器I2使FLOAT的下降電壓倒相，MLC的HIT輸出將上升為真狀態(tài)(即，高邏輯電壓)。如果CAM入口包含一個與搜索數(shù)據(jù)(即，比較字)相比較的失配，那么，在與匹配線并聯(lián)的CAM單元中至少有一個通行晶體管疊(例如，XNOR1 NFET疊)將處在ON狀態(tài)(例如，T0-T2或T4-T6)，匹配線電壓通過至少一個通行晶體管疊保持在低電平上。
在匹配檢測時段的開始，控制信號電壓MEN_從初始高電壓電平下降到搜索啟動的低電壓電平，并在匹配檢測時段期間保持在低電平上。當MEN_線上的電壓在搜索開始從高電平下降到低電平時，晶體管T1和T8的柵極被下拉到低電平，從而，使PFET T1變成ON(即，導通)，和使NFET T8變成OFF(即，非導通)，致使MATCHLINE電連接到電源電壓上，電流將經(jīng)過T1流入已經(jīng)被預充電成低電壓電平的MATCH LINE。幾乎與電流開始經(jīng)過T1流入MATCH LINE的同時，F(xiàn)LOAT節(jié)點上拉晶體管PFET T3變成OFF(即，非導通)，在圖2A的所示的電路中，這是因為倒相器I1已經(jīng)使現(xiàn)在施加在MEN_線上的低電壓搜索啟動控制信號倒相，并且，與T3的柵極耦合的短線的小電容不會明顯延遲T3(OFF)的切換。但是，即使在使匹配線通行門的所有支路都變成成OFF的入口中存在一個MATCH，F(xiàn)LOAT節(jié)點下拉晶體管NFET T10也不立刻變成ON(即，不在匹配檢測時段的開始)，因為匹配線的電容CML非常大。如果入口是MISS，那么，匹配線通行門的至少一條支路將導通，因此使匹配線保持在邏輯低電壓電平上(接近或低于電平漸近線)。因此，在每個匹配檢測時段開始的有限時間間隔內(nèi)，晶體管T3和T10兩者都將是OFF(非導通)，F(xiàn)LOAT節(jié)點將作為小電容器浮置在初始的預充電邏輯高電壓上，并且與之耦合的倒相器I2的HIT輸出將繼續(xù)保持，以表示HIT(即，邏輯低電壓)不存在。FLOAT節(jié)點在匹配檢測時段內(nèi)的初始邏輯高電壓浮置狀態(tài)有助于NFET晶體管T10利用小于電源電壓一半的匹配檢測電壓檢測匹配線上的MATCH事件，消除了現(xiàn)有技術中應用為MATCH事件檢測提供的堆疊的NFET-PFET倒相器存在的缺陷。
因為作為只有一個晶體管(即，NFET T10)從OFF過渡到ON的結果，MATCH入口可以由本發(fā)明的電路檢測到(并作為HIT輸出)，所以那個晶體管的固有閾值電壓(VT)是本發(fā)明的匹配檢測電壓(VMD)的低限。在依賴于CMOS倒相器(包括與PFET串聯(lián)地疊加的NFET)檢測MATCH事件的現(xiàn)有技術電路中，其中匹配檢測電壓的低限大約是電源電壓與地線之間的中間電壓，它可以比NFET的導通閾值電壓VT高許多倍。因此，本發(fā)明可以檢測MATCH入口，并且比現(xiàn)有技術更快地切斷MISS入口的匹配線中的流通電流，從而縮短所需的最小匹配檢測時段，并且降低在每次CAM搜索操作期間通過每個MISS入口的流通電流消耗的能量。
在本發(fā)明的實施例中，MATCH和MISS入口中的匹配線電流(IML)的定時、極性和相對幅度分別顯示在圖3Ci和3Cii中。如圖3Ci和3Cii所示，本發(fā)明提供了控制信號，該控制信號適用于在匹配檢測時段的開頭啟動匹配檢測電路，并且還適用于在匹配檢測時段的結尾切斷MISS入口中的匹配線流通電流(IML)。
在匹配檢測時段期間，匹配線電流(IML)通過MATCH和MISS入口二者中的弱上拉晶體管T1。在匹配檢測時段的開始部分，MATCH和MISS入口的匹配線電流(IML)幾乎相同。此后，在匹配檢測時段期間，因為匹配線被當作電容器充電，所以MATCH入口的匹配線電流(IML)作為匹配線電壓(VML)的函數(shù)，隨著匹配線電壓(VML)的升高而減小。此后，MISS入口的匹配線電流(IML)將被整平(level-off)，并在匹配檢測時段期間繼續(xù)保持在由電源電壓除以IML電流通路的總電阻值所確定的幅度漸近線附近。IML電流通路的總電阻值包括晶體管T1的導通阻值和匹配線通行門的導通阻值(例如，與匹配線耦合的CAM單元的XNOR門的導通并聯(lián)電阻支路的導通阻值，其支路包括通行晶體管疊)。
如果一旦MATCH入口的匹配線電壓已經(jīng)肯定擁有足以提升和放電FLOAT的時間(即，VML等于或大于NFET T10的VT)，T1就變成OFF，使HIT上升為真狀態(tài)(即，邏輯高電壓)和被鎖存，那么，每條MISS匹配線所消耗的流通電流(IML)的總量(即，電荷)最小。因此，通過使匹配檢測時段的長度最短，可以使每次搜索期間的能量消耗最小。(于是，可以選擇晶體管T10的寬度和長度，使T10的導通阻值最小，使FLOAT高速放電，從而達到較短的匹配檢測時段，它又進一步降低了CAM每次搜索操作的功率消耗。也可以把晶體管T10選得比技術基本原則所允許的最小器件更寬一些和更長一些，使由于光電效應、攙雜失配等原因引起的標準偏差的影響最小。)在電源電壓(例如，Vdd)與地線之間形成分壓器網(wǎng)絡(包括T1和包括與匹配線耦合的數(shù)個通行晶體管疊的至少一個)。因此，MISS入口的匹配線上的電壓可以只升高到通過分壓器下部的阻值(即，耦合在匹配線與地線之間的一個或多個通行晶體管疊(例如XNOR1中的NFET疊)的導通阻值)除以分壓器上部的阻值(例如，T1的阻值)所得的比率而調(diào)節(jié)的最大漸近電平附近。理想的情況是，MISS入口的最大漸近電平低于匹配檢測電路210的NFET T10的切換閾值電壓(VT)。但是，這樣的條件對本發(fā)明所有實施例的有效操作是不必要的，因為MATCH入口本來就比MISS入口使匹配線電壓(VML)上升得更快(因此，使VML更快地到達T10的切換閾值電壓)。
圖3A描繪了本發(fā)明實施例中，MATCH和MISS入口中的示范性時序關系和VML的上升時間。如圖3A所示，當匹配檢測時段開始時，MATCH和MISS入口二者的匹配線電壓VML一開始都上升。但是，MATCH入口的VML上升得更快，并且在MISS入口的VML到達它的漸近電平之前，通常能到達VT。因此，在MISS入口的VML到達它的漸近電平之前，可靠的高電平HIT輸出可以由MLC來施加，并且由AOC或其它電路鎖存在高電平上。這樣，如果MISS入口的VML漸近電平偶而超過VT，那么，匹配檢測時段可以在MISS入口的VML到達VT之前終止。當然，如果MISS入口的VML漸近電平是小于VT的安全容限，那么，可以延長匹配檢測時段，而不會有任何MISS入口生成(假)HIT輸出的可能性。(但是，如前所述，使匹配檢測時段最短可以節(jié)省能量。)圖3B描繪了本發(fā)明實施例中，MATCH和MISS入口中HIT輸出與VML的上升之間的示范性時序關系，其中使匹配檢測時段最短，以便實際上，匹配檢測時段在高電平HIT輸出被可靠施加并鎖存在高電平上之后立即就終止。匹配檢測時段只需要長到足以使存儲在與匹配線耦合的CAM入口中的匹配得到可靠檢測，和被報告為邏輯真HIT信號(例如，MLC的HIT輸出端上的邏輯高電壓)就行了，邏輯真HIT信號可以被鎖存在高電平上。當中間的FLOAT節(jié)點降到CMOS倒相器I2的CMOS倒相器切換電壓(VCMOSIS)以下時，HIT輸出信號首先被施加為高電平。因為一旦MATCH入口的VML上升到晶體管T10的VT(即，在MATCH入口的VML上升到VCC/2之前，和在MATCH入口的VML上升到VT之前)，F(xiàn)LOAT節(jié)點電壓就開始往低電平下降，所以，在任何入口的VML到達VCC/2之前，高電平HIT輸出都可以被可靠施加并鎖存在高電平上(并且可以終止匹配檢測時段)。產(chǎn)生圖3B所示定時信號的、使本發(fā)明具體化的電路的電源電壓(VCC)是1.0伏特，這是1.2伏特額定電源電壓的“最差情況”。
正如圖3B中時間-電壓關系信息所示的，
具體實施例方式即使匹配線電壓從沒有上升到電源電壓的一半，也可以檢測MATCH入口；可以在匹配線電壓上升到場效應晶體管(例如，NFET T10)的導通閾值電壓時，檢測MATCH入口；當匹配線電壓(VML)大于場效應晶體管(例如，NFET T10)的導通閾值電壓并且小于電源電壓的一半時，可以輸出HIT信號；可以在匹配線電壓(VML)處在FET(例如，NFET T10)的導通閾值電壓的約100％(例如，0.3伏特)到約166％(例如，0.5伏特)之間時，輸出HIT信號；可以在匹配檢測時段內(nèi)，進行CAM搜索，該匹配檢測時段小于MATCH入口的匹配線電壓從低電壓電平上升到電源電壓的一半所花費的固有時間間隔的二倍；可以在匹配檢測時段內(nèi)，進行CAM搜索，該匹配檢測時段小于MATCH入口的匹配線電壓從低電壓電平上升到約等于電源電壓的90％的高電壓電平所花費的固有時間間隔(即，如果控制信號MEN_還沒有上升到高電平，則可以通過將MATCH入口在匹配檢測時段內(nèi)的上升VML的前斜坡線外推到它與表示0.9伏特的水平線相交的那一點，從而，在VML達到0.9伏特之前，終止匹配檢測時段，這樣就可以實現(xiàn)這種情況)；可以在匹配檢測時段內(nèi)，進行CAM搜索，該匹配檢測時段小于MATCH入口的匹配線電壓從低電壓電平上升到約等于電源電壓的90％(根據(jù)前面的外推，這是顯然的)的高電壓電平所花費的固有時間間隔的四倍；可以在匹配檢測時段內(nèi)，進行CAM搜索，該匹配檢測時段不大于MATCH入口的匹配線電壓從低電壓電平上升到約等于FET的導通閾值電壓的166％的電壓電平所花費的固有時間間隔(例如，讓圖3B所示的示范性匹配檢測時段在MATCH入口的VML花時間達到約等于166％VT的0.5伏特之前)終止；可以在匹配檢測時段內(nèi)，進行CAM搜索，該匹配檢測時段不大于MATCH入口的匹配線電壓從低電壓電平上升到約等于FET的導通閾值電壓的120％的電壓電平所花費的固有時間間隔(一旦MATCH入口的VML達到VT，F(xiàn)LOAT就開始放電這一事實，和只與少數(shù)幾個(例如，4個)CAM入口的匹配線存在足夠小的電容，使FLOAT迅速下降這種可能性，表明了這種能力)；可以在匹配檢測時段終止時，終止MISS入口中的能量消耗，該匹配檢測時段不大于將HIT輸出鎖存在高電平上所花費的固有時間間隔；可以在匹配檢測時段內(nèi)，進行CAM搜索，該匹配檢測時段小于MISS入口的匹配線電壓從低電壓電平上升到FET的導通閾值電壓所花費的固有時間間隔(例如，如圖3B所示，匹配檢測時段在MISS入口的VML上升到小于VT的漸近線之前終止，這將發(fā)生在VML上升到比VT高之前)。
如圖3B所示，最小匹配檢測時段的結尾基本上可以與中間節(jié)點FLOAT上的電壓下降到低電平相一致。因此，匹配檢測時段的持續(xù)時間可以通過提高FLOAT節(jié)點從高電平過渡到低電平的速度來縮短。
因為MATCH入口的匹配線的非常大的電容通過T1的導通阻值來充電，所以中間節(jié)點FLOAT上的電壓從高電平過渡到低電平相對較慢。因此，匹配檢測時段可以通過降低匹配線的電容值，和/或通過降低T1的導通阻值得到進一步縮短(和搜索次數(shù)增加了)。(正如下面所討論的，匹配線電容值的有效降低，和匹配檢測時段的縮短，可以通過提供這樣的電路來實現(xiàn)，這種電路檢測與PRE-MATCHLINE(預-匹配線)耦合的入口中有限個數(shù)的預選CAM單元中的匹配，只有在此之后才搜索與POST-MATCHLINE(后-匹配線)耦合的入口的其余CAM單元。)降低T1的導通阻值往往會減小MISS匹配線上漸近電平與晶體管T10的VT之間的安全容限。因此，T1的導通阻值要根據(jù)CAM電路設計人員是需要安全容限，還是需要CAM搜索操作所需的高速度的平衡考慮來選擇。如圖3B所示，VML的漸近電平可以固定在比晶體管T10的最小VT低的安全容限上，使得漸近線電壓電平等于VT減去“安全容限”。
在給定MISS入口中，匹配線電壓(VML)的實際漸近電平隨著有多少與比較字相比失配的位而變化。在給定MISS入口中失配的位越多，那條匹配線電壓在此搜索時段內(nèi)的漸近電平就越低。因此，將匹配與失配區(qū)分開的“最差情況”可能是MISS入口使匹配線電壓(VML)上升到最接近NFET T10的閾值電壓(VT)的漸近電平。這種“最差情況”與入口中的單一位失配同時發(fā)生。因此，假設分壓器下部的阻值受到對匹配線通行門(例如，XNOR門)的邏輯和性能要求的約束，通過選擇分壓器上部的阻值(例如，上拉PFET T1的導通阻值)，設置用于MISS入口的最大漸近匹配線電壓電平。
可以這樣選擇弱上拉T1的尺寸，使得在單一位失配的最差情況中，MATCH線的漸近值接近或低于NFET T10的閾值電壓(VT)?？梢酝ㄟ^MATCH線的金屬阻值，利用保持住MATCH線的、單一位失配的單元疊(例如，T0-T2或T4+T6)，進行模仿T1導通的DC模擬，確定T1的尺寸。其目的是通過在匹配檢測時段內(nèi)，保持MATCH線的電平低于匹配檢測電壓(例如，NFETT10的導通閾值電壓(VT)減去某個安全容限)，防止T10使MISS入口的FLOAT導通和放電。上拉晶體管T1可以設計得比技術基本原則所允許的最小器件更寬一些和更長一些，使由于光電效應、攙雜失配等原因引起的標準偏差的影響最小。
當適當選擇晶體管T1的尺寸時，在匹配檢測時段內(nèi)，MISS入口的匹配線電壓不能上升到超過NFET T10的閾值電壓，并且FLOAT不能放電，因此，在MISS入口的情況中，HIT將停留在低電平狀態(tài)。但是，即使匹配線電壓的最大漸近值超過NFET T10的閾值電壓(VT)，本發(fā)明的實施例也仍然能夠可靠地將MATCH入口與MISS入口區(qū)分開，這是因為MATCH入口的匹配線上升得比MISS入口快，并且，定時控制信號(MEN_)可以使匹配檢測時段終止在MISS入口持續(xù)足夠長時間從匹配線電壓上升到匹配檢測電壓(例如，NFET T10的VT)之前。因此，如果將電路元件參數(shù)和定時信號設計得使MISS入口的匹配線電壓在匹配檢測時段內(nèi)不會升高到匹配檢測電壓(例如，VT)，那么，該電路將會可靠地工作。MATCH入口的匹配線的上升時間是匹配線電容(CML)和匹配線電流(IML)的函數(shù)，而匹配線電流(IML)又是上拉晶體管PFETT1的導通阻值的函數(shù)。因此，本發(fā)明的電路的性能可以通過降低匹配線電容、和通過優(yōu)化上拉晶體管PFET T1的導通阻值得到優(yōu)化。
為了控制匹配線控制器的定時，包括上拉晶體管T1的切斷定時，提供了定時控制信號生成電路(例如，226)，以最佳地限制匹配檢測時段的持續(xù)時間。本發(fā)明的定時控制信號生成電路的數(shù)個實施例在可以與虛擬匹配線控制器耦合的虛擬匹配線上使用了模仿MATCH入口的虛擬CAM入口電路，虛擬匹配線控制器生成虛擬HIT信號，以定義匹配檢測時段的結尾。
定時控制信號生成電路定時控制信號MEN_輸入到Y(此處，Y是正整數(shù))個匹配線控制器MLC0至MLCY-1(因為這些匹配線控制器的工作原理是相同的，所以以后稱它們?yōu)槠ヅ渚€控制器MLC)。CAM控制器224可以包含生成搜索啟動控制信號Matchline Enable-Not(MEN_)的電路(例如，226)，并將信號MEN_輸出到Y個匹配線控制器MLC的每一個。
定時控制信號生成電路(例如，圖4A所示的401、圖4B所示的411、和圖4D和4E所示的226)生成精確定時的控制信號MEN_，控制匹配線控制器(MLC)的操作。定時控制信號MEN_可以分別由圖4B和4D所示的電路411或226從系統(tǒng)時鐘CLOCK(合有長于MEN_的占空周期)中產(chǎn)生出來。另一種可替代形式是，定時控制信號MEN_可以由圖4A的電路401從脈沖化GO信號(含有短于MEN_的占空周期)中產(chǎn)生出來。生成定時控制信號MEN_的信號生成電路(例如，圖4A、4B或4D所示)可以與CAM控制器224分開，和/或可以復制和分布在CAM集成電路上，或者，把集中生成的MEN_信號緩存起來，并且散開(fanned out)，以便將局部生成的、強和/或低坡度的MEN_信號提供給大型CAM陣列電路中，數(shù)量非常大(例如，Y乘以L等于N，其中L是大于1的整數(shù))的匹配線控制器中的每組Y個匹配線控制器。
圖4B所示的控制信號生成電路411由其輸入端上的系統(tǒng)時鐘信號CLOCK驅(qū)動，NAND門NAND1輸出定時控制信號Match-LineEnable-Not(MEN_)。圖4B所示的電路的操作進一步顯示在圖4C所示的時序圖中。如圖4C所示，由圖4B所示的電路從時鐘信號中產(chǎn)生的控制信號MEN_在時鐘信號CLOCK從高電平過渡到低電平之后(時間間隔t1之后)落入邏輯低電平，但與以后的時鐘信號轉(zhuǎn)換無關是的，在MEN_落入邏輯低電平之后過了有限時間間隔(t2)又返回到高電平。時間間隔t1是經(jīng)過倒相器I11的傳播延遲。時間間隔t2是串聯(lián)的i(i是大于1的奇整數(shù))個倒相器(例如，倒相器I12-I13-I14)的傳播延遲總和。由t2表示的時間間隔實際上是利用由處在低電平的MEN_啟動的匹配線控制器進行CAM搜索的匹配檢測時段。因此，根據(jù)本發(fā)明的實施例，多個倒相器(例如，I12-I13-I14)的傳播延遲時間和/或這些倒相器的數(shù)量應該由電路設計人員來選擇，以保證匹配檢測時段的最佳持續(xù)時間長到足以可靠地檢測MATCH入口和輸出可鎖存HIT信號，和短到足以降低MISS入口中不必要的流通電流。
倒相器(例如，I11)可以可選地包括在圖4B所示的電路411中，以引入傳播延遲(t1)和向信號生成電路411的下級提供倒相的CLOCK信號。倒相時鐘信號(從倒相器I11輸出)被分成兩支，一支直接連接到一系列倒相器(例如，I12、I13、I14)的輸入端，另一支連接到NAND門NAND1的兩個輸入端之一。一系列倒相器(例如，I12、I13、I14)的最后一個倒相器(例如，I14)的輸出端連接到NAND門NAND1的兩個輸入端的另一個。信號生成電路411在匹配檢測時段內(nèi)輸出低電平(搜索啟動)定時控制信號MEN_，匹配檢測時段的持續(xù)時間大約等于CLOCK信號的每個周期內(nèi)該系列倒相器(例如，I12、I13、I14)的傳播延遲時間t2，從而能夠以系統(tǒng)時鐘頻率同步地進行CAM搜索。因此，在每次搜索之前，定時控制信號MEN_處在高電平上，直到倒相器I11(圖4B)在時鐘信號CLOCK從高電平過渡到低電平之后經(jīng)過了傳播延遲時間t1為止，接著，MEN_進入低電平(搜索啟動)，此后，在匹配檢測時段t2內(nèi)一直停留在低電平上，匹配檢測時段t2大約等于該系列倒相器(例如，I12、I13、I14)的傳播時間。
圖4C還描繪了控制信號MEN_與在MISS和MATCH搜索結果的情況下匹配線控制器的HIT線上的輸出之間的示范性時序關系。如圖4C所示，在MATCH搜索結果的情況下輸出的高電平(即，真)HIT信號通常首先在匹配檢測時段內(nèi)被施加，并且，如果被鎖存，那么在匹配檢測時段終止之后，可以繼續(xù)被施加。匹配檢測時段可以延長，以保證被施加的MLC的HIT(真)輸出長到足以被鎖存。HIT輸出信號可以由本領域普通技術人員熟知的電路鎖存在高電平上遠遠超過匹配檢測時段的終尾。
輸入到圖4B、4C、4D和4E所述的控制信號生成電路的CLOCK信號當然也可以被選通在OFF(例如，高電平)上，以防止在沒有要求進行CAM搜索時的空閑時段內(nèi)消耗搜索功率。并且，應該注意到，盡管圖4B、4C、4D和4E所示的電路和電路操作被描繪成受到系統(tǒng)時鐘信號CLOCK驅(qū)動，并與其同步，但是，適當占空周期的任何其它過渡信號也可以用作到這些電路的搜索觸發(fā)輸入，相對于系統(tǒng)時鐘無論是同步的還是異步的，假定有效可搜索數(shù)據(jù)存在于CAM陣列中并且比較字通過搜索線被施加。
正如圖4D和4E所描繪的，控制信號MEN_還可以由另一種可替換的基于NAND門的控制信號生成電路226從系統(tǒng)時鐘信號中產(chǎn)生出來，該控制信號生成電路226包括電容性虛擬匹配線(DML)。圖4D所示的電路類似于圖4B所示的電路411，除了匹配檢測時段(即，如圖4C所示的延遲時段t2)的持續(xù)時間的特征在于被預充電成低電平(由T8D)，然后受到上拉晶體管T1D上拉的容性虛擬匹配線的上升時間所代替之外，其中每個晶體管(即，T1D和T8D)的尺寸做得與真匹配線控制器(MCL)的相應晶體管(即，T1和T8)的尺寸相同或相近。虛擬匹配線與數(shù)個虛擬CAM單元201D耦合，其中每一個適合于向虛擬匹配線貢獻與真匹配的CAM入口(即，包括真CAM單元201的CAM入口)中的CAM單元向真匹配線所貢獻的一樣多的電容。換言之，與虛擬匹配線DML耦合的數(shù)個虛擬CAM單元201D模仿了包含與通過搜索線向CAM入口施加的比較字相匹配的數(shù)據(jù)字的真CAM入口。
在DML與X個虛擬CAM單元耦合的本發(fā)明實施例中，每個虛擬CAM單元的內(nèi)部XNOR門以這樣的方式連結，使得CAM陣列的最差情況(即，可能性最大)的電容性負載也具有匹配的數(shù)據(jù)模式。DML因此以與MATCH入口的可能最慢匹配線的速率相等的速率上升，從而保證匹配檢測時段長到足以使真匹配線上的MATCH入口得到可靠檢測，并被報告為從真MLC輸出的HIT。因為真和虛擬匹配線電路可以做在同一半導體芯片上，所以可以假設它們經(jīng)受相同的制造和環(huán)境條件，因此，可以期望虛擬匹配線具有相同的電容，并以與真MATCH入口的匹配線幾乎相同的方式運行。
在圖4D所示的電路中，當系統(tǒng)時鐘信號CLOCK下降和經(jīng)過了時間t1時，定時控制信號MEN_進入低電平，其中，t1是通過倒相器I11的傳播延遲時間。MEN_的低電壓電平狀態(tài)一直持續(xù)到經(jīng)過了時間間隔t2為止。當在定時控制信號MEN_進入邏輯低電平之后經(jīng)過了時間間隔t2時，MEN_將返回到邏輯高電平。如受圖4D所示的電路控制的時間間隔t2的特征在于，它是電容性虛擬匹配線(DML)從它的預充電低電壓電平上升到預定虛擬匹配檢測電壓所花費的固有時間。受圖4D和4E所示的電路226控制的匹配檢測時段在本發(fā)明的可替換實施例中可以通過包括下列的方法和/或通過在本領域的普通技術人員能力之內(nèi)的其它方法有目的地修改(即，縮短或延長)1)通過改變虛擬匹配線的電容；和/或2)通過改變上拉晶體管T1D的參數(shù)；和/或3)通過改變虛擬匹配線的預充電(預搜索)電壓；和/或4)通過改變將輸入切換到與虛擬匹配線耦合的NAND門NAND1的有效匹配檢測電壓。虛擬匹配線的電容可以通過下列方法來修改通過修改虛擬匹配線本身的結構，和/或通過修改與虛擬匹配線耦合的任何一個或多個虛擬CAM單元的結構，和/或通過附加或刪除一個或多個虛擬CAM單元，和/或通過附加或刪除與虛擬匹配線耦合的一個通行晶體管疊(即，匹配線通行門的一條支路)。
如上所述，將虛擬CAM單元附加到虛擬匹配線上(例如，附加虛擬CAM單元X+1)可以把附加時間(延遲)加入匹配檢測時段(即，t2)中，從而，增加了虛擬匹配線的電容(和上升時間)，和/或附加了與由晶體管T1和T8組成的倒相器串聯(lián)的緩沖器(例如，附加了偶數(shù)個倒相器)。同樣，通過從虛擬匹配線中刪除或修改X個虛擬CAM單元中的一個或多個(和/或通過刪除與虛擬匹配線耦合的XNOR門的2X條并聯(lián)支路的一條或多個)，可以有效地降低(或調(diào)整)匹配檢測時段(即，t2)，從而降低虛擬匹配線的電容(和上升時間)。
控制和定義匹配檢測時段(即，t2)的其它方式將在本領域普通技術人員的能力之內(nèi)，譬如，通過調(diào)整圖4D所示的電路226中晶體管T1D的尺寸等。如上所述，圖4D所示的電路226生成的控制信號MEN_的匹配檢測時段也可以通過改變虛擬匹配檢測電壓來修正。通過將真匹配線控制器(MLC)電路的真匹配檢測電路210(包括T3、T8和I2的等效物)的功能合并到NAND門NAND1中，可以將虛擬匹配檢測電壓設置得等于真匹配檢測電壓(例如，VMD＝VT)。另一種可替換的情況是，可以將虛擬匹配檢測電壓設置得高于真匹配檢測電壓(VMD)，和設置得幾乎等于電源電壓的一半，以簡化NAND門電路和為較大的時間(延遲)容限創(chuàng)造條件，保證可靠的匹配檢測和高電平HIT信號的鎖存。
圖4A描繪了可以適用于支持時鐘異步CAM搜索的定時控制信號生成電路401。信號生成電路401含有輸入脈沖化高電平“GO”信號的輸入端。通過將延遲線402(包括一系列奇數(shù)個倒相器，例如，I3、I4、I5、I6、I7)與三端輸入交叉連線晶體管(cross-wired-transistor)鎖存電路403(包括晶體管疊T9-T18-T16、晶體管疊T11-T22-T20、和由疊加在NFET上的PFET組成的CMOS倒相器I8)組合在一起的操作，脈沖化高電平“GO”信號在輸出線/節(jié)點EN上被鎖存在高電平上。(脈沖化高電平GO輸入的有效時間長于延遲線(倒相器I3-I7)的總傳播延遲，但短于從GO信號上升到STOP信號下降的時間延遲。)然后，三端輸入交叉連線晶體管鎖存電路403的鎖存在高電平上的輸出EN由倒相器I9倒相，以生成分配給數(shù)個匹配線控制器(MLC)和虛擬匹配線控制器(DMLC)的搜索啟動低電平MEN_控制信號。在本發(fā)明的實施例中，虛擬匹配線控制器(DMLC)的所有元件和結構基本上與制造在同一半導體芯片上的真匹配線控制器的相應元件和結構相同。虛擬匹配線控制器生成高電平虛擬HIT信號(DHIT)，通過倒相器I12以及交叉連線晶體管鎖存電路403內(nèi)的鎖存中斷晶體管PFETT9和NFETT22的操作，高電平虛擬HIT信號(DHIT)將把控制信號MEN_拉成高電平(從而，通過使真MLC的匹配檢測電路210停止工作，結束匹配檢測時段)。
交叉連線晶體管鎖存電路403的三個輸入端被依次啟動首先，在T16處在ON狀態(tài)的同時，在晶體管T18的柵極上輸入脈沖化高電平GO信號，使T18變成ON狀態(tài)，從而，在鎖存輸出節(jié)點EN上施加鎖存的高電平GO信號；其次，在晶體管T16的柵極上輸入倒相的時間延遲GO信號，在GO信號在鎖存輸出節(jié)點EN上已經(jīng)被鎖存在高電平上之后相對短的時間間隔上，使T16變成OFF和使T16-T18疊變成OFF；最后，在交叉連線晶體管鎖存電路403內(nèi)的鎖存中斷晶體管PFET T9和NFET T22的柵極上輸入STOP信號(源自從虛擬匹配線控制器(DMLC)輸出的虛擬HIT(DHIT)信號)，從而，使鎖存輸出節(jié)點EN返回到低電平，這又通過倒相器I9使控制信號MEN_變成高電平(從而，通過使真MLC的匹配檢測電路210停止工作，結束匹配檢測時段)。因此，圖4A所示的電路401適合于生成在GO信號被脈沖化成高電平之后不久的、可以與系統(tǒng)時鐘同步的搜索啟動低電平控制信號MEN_。由圖4A所示的電路402生成的MEN_控制信號的匹配檢測時段的持續(xù)時間大約等于(不小于)節(jié)點EN被鎖存在高電平上的時刻與隨后節(jié)點EN返回到低電平上的時刻之間的時間間隔。因為節(jié)點EN處在高電平狀態(tài)的這個時間間隔受到虛擬匹配線控制器內(nèi)的有效時間延遲(即，施加搜索啟動低電平MEN_信號和輸出虛擬HIT信號之間的延遲)的控制，又因為假設虛擬匹配線的電容(和上升時間)實際上等于真MATCH入口的匹配線的電容(和上升時間)，所以電路401適合于為這樣的匹配檢測時段提供搜索啟動低電平MEN_控制信號，這個匹配檢測時段不短于使真MATCH入口的匹配線上升到匹配檢測電壓(例如，在T8和T8D上)所需的時間，并且這個匹配檢測時段可以有必要地比那個上升時間長。受圖4A所示的電路401控制的匹配檢測時段在本發(fā)明的可替換實施例中，可以通過一些方法有目的地修改(即，縮短或延長)，這些方法包括與修改受圖4C所示的電路226控制的匹配檢測時段所用的方法相同的如上所述的方法。另外，受圖4A所示的電路401控制的匹配檢測時段可能還受到攜帶信號MEN_的線路的電容的影響，和受到信號DHIT返回到和通過倒相器I9的反饋路徑的傳播延遲的影響。
圖5描述了本發(fā)明的另一個實施例，其中，匹配線控制器只控制CAM入口的CAM單元的一個小組，而另一個匹配線控制器控制CAM入口的CAM單元的其余部分。例如，假定64位字寬(X＝64)CAM入口，4個預選位(即，4個CAM單元)的一個組與獨立的前匹配線耦合，而其它60位(即，60個CAM單元)與后匹配線耦合。在這個實施例中，將所有入口的4個預選位與比較字的相應4個位相比較，只有那些含有匹配預選位的入口才能與比較字作進一步比較。從統(tǒng)計意義上來講，利用4個預選位，在平均的CAM搜索中，可能只必須對十六分之一的入口作進一步比較。因此，從統(tǒng)計意義上來講，在CAM陣列的使用壽命內(nèi)可能節(jié)省了十六分之十五的能量，否則的話，這些能量將會消耗在搜索該陣列的所有CAM入口的其余60個位上。
在操作過程中，MEN_從高電平開始，而MDIS則從低電平開始。因此，PRE-MATCHLINE和POST-MATCHLINE處在低電平；FLOAT被預充電成高電平；而輸出HIT處在低電平。在CAM搜索時段的開頭，MEN_下降到低電平，而弱的PFET STACK1疊(例如，包括T13+T55+T48)開始把PRE-MATCHLINE上拉到VDD。
如果入口的4個預選位與比較字的相應位失配，那么，PRE-MATCHLINE上升得不高于比NFET VT低得多(通過精確確定PFET疊STACK1的尺寸)的最大漸近電平，并且在CAM入口中不再作進一步比較。如果入口的4個預選位與比較字的相應位相匹配，那么，PRE-MATCHLINE迅速上升(因為載有PRE-MATCHLINE的CAM單元只有少數(shù)幾個，致使PRE-MATCHLINE的電容很小)，節(jié)點MATCHN上的電壓下降，并且保持器-晶體管T25鎖定在ON上。(同時，與虛擬PRE-MATCHLINE耦合的虛擬CAM陣列的預選部分已經(jīng)產(chǎn)生了相同的結果；虛擬MATCHN信號下降，并被緩存成MEN_，MEN_使T82變成OFF并且終止失配PRE-MATCHLINE上的流通電流，以節(jié)省電能。)同時，MATCH入口中已經(jīng)下降的MATCHN接通(控制POST-MATCHLINE的匹配線控制器MLC的)弱上拉PFET T1，弱上拉PFET T1試圖以針對圖2A所描繪的電路的匹配線所述的完全相同的方式上拉POST-MATCHLINE。因此，如果整個CAM入口是匹配的，那么，F(xiàn)LOAT將放電成低電平，HIT將上升為高電平。
雖然已經(jīng)參照本發(fā)明的示范性實施例，對本發(fā)明進行了具體的圖示和描述，但本領域的普通技術人員應該明白，可以在形式上、配置上和細節(jié)上對它們作前述的和其它的各種改變，而不偏離本文所公開的本發(fā)明的精神和范圍。
權利要求
1.一種內(nèi)容可尋址存儲器(CAM)器件，包括一個入口，該入口包括數(shù)個CAM單元，每個CAM單元與含有數(shù)條支路的匹配線通行門相耦合；和一條匹配線，該匹配線存在匹配線電壓，并與匹配線通行門耦合，以便當匹配線通行門的任何一條支路導通時，該匹配線被耦合到低電壓電平上；和一個匹配檢測電路，該匹配檢測電路包括與匹配線耦合、適合于檢測MATCH入口的場效應晶體管；其中，對于所述MATCH入口來說，在匹配檢測時段內(nèi)，匹配線電壓從低電壓電平上升到匹配檢測電壓；和其中，對于一個MISS入口來說，在匹配檢測時段內(nèi)，匹配線通行門的一條或多條支路導通。
2.根據(jù)權利要求1所述的器件，其特征在于，匹配檢測電路適用于，即使匹配線電壓從未上升到電源電壓的一半，也能檢測MATCH入口。
3.根據(jù)權利要求1所述的器件，其特征在于，匹配檢測電路適用于，當匹配線電壓上升到場效應晶體管(FET)的導通閾值電壓時，檢測MATCH入口。
4.根據(jù)權利要求1所述的器件，其特征在于，匹配檢測電路適用于，當匹配線電壓(VML)等于或大于場效應晶體管(FET)的導通閾值電壓，而小于電源電壓的一半時，輸出HIT信號。
5.根據(jù)權利要求4所述的器件，其特征在于，場效應晶體管是NFET。
6.根據(jù)權利要求1所述的器件，其特征在于，匹配檢測電路適用于，當匹配線電壓(VML)等于場效應晶體管(FET)的導通閾值電壓時，檢測MATCH入口，并且其中的FET是NFET。
7.根據(jù)權利要求3所述的器件，其特征在于，匹配檢測電路適用于，當匹配線電壓(VML)處在FET的導通閾值電壓的大約100％到大約166％之間時，輸出HIT信號。
8.根據(jù)權利要求1所述的器件，其特征在于，匹配檢測電路與生成控制信號的控制信號生成電路耦合，其中，控制信號適用于在匹配檢測時段的開頭啟動匹配檢測電路，并且還適用于在匹配檢測時段的結尾切斷MISS入口中的流通電流。
9.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段小于MATCH入口的匹配線電壓從低電壓電平上升到電源電壓的一半所花費的固有時間間隔的二倍。
10.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段小于MATCH入口的匹配線電壓從低電壓電平上升到約等于電源電壓的90％的高電壓電平所花費的固有時間間隔。
11.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段小于MATCH入口的匹配線電壓從低電壓電平上升到約等于電源電壓的90％的高電壓電平所花費的固有時間間隔的四倍。
12.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段不大于MATCH入口的匹配線電壓從低電壓電平上升到約等于FET的導通閾值電壓的150％的電平所花費的固有時間間隔。
13.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段不大于MATCH入口的匹配線電壓從低電壓電平上升到約等于FET的導通閾值電壓的120％的電壓電平所花費的固有時間間隔。
14.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段不大于將HIT輸出鎖存在高電平上所花費的固有時間間隔。
15.根據(jù)權利要求8所述的器件，其特征在于，匹配檢測時段小于MISS入口的匹配線電壓從低電壓電平上升到FET的導通閾值電壓所花費的固有時間間隔。
16.根據(jù)權利要求9所述的器件，其特征在于，匹配檢測時段結尾有這樣的特征，虛擬匹配線上的電壓上升到匹配檢測電壓。
17.一種用于包括匹配線的CAM入口的匹配檢測電路，包括場效應晶體管(FET)，該場效應晶體管的柵極與匹配線耦合，并且該FET適用于當匹配線上的電壓升高到FET的導通閾值電壓時，將浮置在高電壓上的節(jié)點向下拉到低電壓。
18.根據(jù)權利要求17所述的電路，其特征在于，該電壓還適用于，只有當施加控制信號和匹配線通行門處在非導通這兩者都滿足時，才進行操作，使得輸出線上的電壓從第一邏輯電平改變成第二邏輯電平。
19.根據(jù)權利要求17所述的電路，其特征在于，還包括第一轉(zhuǎn)換器，該第一轉(zhuǎn)換器具有大于匹配線通行門的導通阻值的導通阻值，并且與匹配線耦合，并適用于當施加了控制信號時，將匹配線連接到電源電壓。
20.一種數(shù)字系統(tǒng)，包括數(shù)字處理器，與CAM陣列可操作地耦合，所述CAM陣列含有匹配檢測電路，該匹配檢測電路包括場效應晶體管(FET)，該場效應晶體管的柵極與匹配線耦合，并且該FET適用于當匹配線上的電壓升高到FET的導通閾值電壓時，將浮置在高電壓上的節(jié)點向下拉到低電壓。
全文摘要
一種匹配檢測電路和匹配檢測方法,用于在內(nèi)容可尋址存儲器中進行低能耗搜索。當匹配線從低電壓電平上升到更高的匹配檢測電壓時,輸出HIT。匹配檢測電壓近似等于N型溝道場效應晶體管(FET)的導通閾值電壓,并且通常小于電源電壓的一半。本發(fā)明公開了在主匹配檢測時段的結尾,由精確定時的控制信號切斷每個MISS入口中的流通電流的電路和方法。
文檔編號G11C15/00GK1355537SQ0113719
公開日2002年6月26日 申請日期2001年10月24日 優(yōu)先權日2000年11月20日
發(fā)明者弗雷德·J·托勒, 里德·A·威斯托特 申請人:國際商業(yè)機器公司