專利名稱：用于存儲(chǔ)設(shè)備的預(yù)測(cè)定時(shí)校準(zhǔn)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及改進(jìn)的二進(jìn)制校準(zhǔn)技術(shù)，該技術(shù)對(duì)于在時(shí)鐘信號(hào)的正向沿和負(fù)向沿定時(shí)數(shù)據(jù)的高頻DRAM存儲(chǔ)設(shè)備中的控制和數(shù)據(jù)信號(hào)的校準(zhǔn)定時(shí)是有用的。
相關(guān)技術(shù)的討論存儲(chǔ)設(shè)備一直以較快的速度和較高的存儲(chǔ)密度為方向進(jìn)行進(jìn)化。為了該目的，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)設(shè)備已從簡(jiǎn)單的DRAM設(shè)備進(jìn)化到EDO、到SRAM、到DDRSRAM、再到SLDRAM，后者是當(dāng)今工業(yè)更關(guān)心的主題。SLDRAM具有持續(xù)增長(zhǎng)的高帶寬、低等待時(shí)間、低功率、用戶可以更新且它可支持分級(jí)存儲(chǔ)應(yīng)用。它還提供了多個(gè)獨(dú)立的組、快速讀/寫總線周轉(zhuǎn)時(shí)間以及充分小的流水線字符組。
SLDRAM的一個(gè)特征是，它既使用時(shí)鐘周期的正向沿又使用時(shí)鐘周期的負(fù)向沿來(lái)對(duì)存儲(chǔ)單元進(jìn)行讀出和寫入數(shù)據(jù)并從存儲(chǔ)控制器接收指令和標(biāo)記數(shù)據(jù)。
在由Gillingham于1997年的SLDRAM協(xié)會(huì)(1997年4月29日)上發(fā)表的題為“SLDRAM Architectural and Functional Overview(SLDRAM結(jié)構(gòu)和功能綜述)”的規(guī)范中，可以找到對(duì)SLDRAM設(shè)備的綜述，此處通過參考將其內(nèi)容結(jié)合于此。
因?yàn)閷?duì)SLDRAM以及其它當(dāng)代存儲(chǔ)設(shè)備所需的高速操作，在系統(tǒng)初始化時(shí)的系統(tǒng)定時(shí)和輸出信號(hào)驅(qū)動(dòng)電平校準(zhǔn)，諸如啟動(dòng)或重啟，是對(duì)這種設(shè)備的操作來(lái)說非常重要的方面，從而可補(bǔ)償在單個(gè)設(shè)備參數(shù)上較寬的變化。
幾項(xiàng)在當(dāng)今SLDRAM設(shè)備中完成的校準(zhǔn)工序中的一項(xiàng)是時(shí)鐘信號(hào)CCLK(指令時(shí)鐘信號(hào))和DCLK(數(shù)據(jù)時(shí)鐘信號(hào))與設(shè)置在輸入指令通道CA和FLAG通道(用于CCLK信號(hào))以及數(shù)據(jù)通道DQ(用于DCLK信號(hào))上數(shù)據(jù)的定時(shí)同步，從而輸入數(shù)據(jù)可被正確采樣。當(dāng)今，存儲(chǔ)控制器在系統(tǒng)初始化時(shí)通過在這些時(shí)鐘通道上發(fā)送連續(xù)的CCLK和DCLK過渡，并在數(shù)據(jù)通道DQ、指令通道CA以及FLAG通道中的每一條通道上傳送反向和非反向的15位重復(fù)的偽隨機(jī)SYNC序列“111101011001000”，從而完成該定時(shí)校準(zhǔn)。SLDRAM通過出現(xiàn)在FLAG位上的兩位連續(xù)的“1”來(lái)識(shí)別該偽隨機(jī)序列并判定CCLK和DCLK的優(yōu)化相關(guān)內(nèi)部延遲，從而最佳地采樣已知位的模式。該優(yōu)化延遲通過調(diào)節(jié)所接收數(shù)據(jù)位的時(shí)間位置來(lái)獲得，從而完成與時(shí)鐘相關(guān)的理想位對(duì)準(zhǔn)。它的完成通過調(diào)節(jié)在所接收數(shù)據(jù)的接收通道上的延遲，一直到所接收數(shù)據(jù)被時(shí)鐘正確采樣并在內(nèi)部被識(shí)別為止。一旦完成了同步，即已在數(shù)據(jù)接收通道上設(shè)定了正確的延遲，則存儲(chǔ)控制器將停止發(fā)送SYNC模式，且SLDRAM在完成所有的校準(zhǔn)之后，可被用于正常的存儲(chǔ)器讀出和寫入訪問。
雖然我們發(fā)現(xiàn)上述在啟動(dòng)和重啟時(shí)構(gòu)成的定時(shí)校準(zhǔn)在多數(shù)場(chǎng)合下可充分完成，但有一個(gè)問題，即當(dāng)今的SLDRAM設(shè)備在時(shí)鐘信號(hào)CCLK和DCLK的正向沿和負(fù)向沿都捕捉了輸入數(shù)據(jù)。結(jié)果，即使當(dāng)完成了定時(shí)校準(zhǔn)，也不清楚是在正向或反向時(shí)鐘沿上完成的對(duì)準(zhǔn)。也就是說，15位的同步模式缺少任何的定時(shí)符號(hào)。較佳的是，總在正向沿或負(fù)向沿中的一個(gè)上，比如在正向沿上對(duì)準(zhǔn)數(shù)據(jù)定時(shí)，從而簡(jiǎn)化指令位邏輯電路。如果電路的設(shè)計(jì)者在對(duì)準(zhǔn)是在時(shí)鐘信號(hào)的正向沿和負(fù)向沿之一，比如正向沿上完成的假設(shè)下簡(jiǎn)化了指令位邏輯電路，但通過使用當(dāng)今的15位偽隨機(jī)模式來(lái)完成定時(shí)同步卻不能保證，同步是相對(duì)于正確的比如正向時(shí)鐘沿來(lái)完成的。比如，如果當(dāng)在同步完成于正向沿上的假設(shè)下設(shè)計(jì)電路時(shí)，在時(shí)鐘信號(hào)的負(fù)向沿完成了同步，則當(dāng)數(shù)據(jù)隨后在存儲(chǔ)器訪問中被采樣時(shí)，數(shù)據(jù)采樣將落后一位。另外，因?yàn)?5位偽隨機(jī)模式在校準(zhǔn)的過程中被重復(fù)，所以當(dāng)其在正確的時(shí)鐘沿，比如在正向沿上恰當(dāng)?shù)赝?，并隨后不恰當(dāng)?shù)嘏c，比如負(fù)向沿同步時(shí)，將出現(xiàn)交替時(shí)間，且沒有裝置知道校準(zhǔn)過程何時(shí)完成，同步是在時(shí)鐘的正向沿上完成還是在負(fù)向沿上完成。因此，校準(zhǔn)將以時(shí)鐘信號(hào)的錯(cuò)誤的相位或錯(cuò)誤沿完成，這將導(dǎo)致在存儲(chǔ)器訪問中對(duì)數(shù)據(jù)的不正確采樣，或需要附加的復(fù)雜電路以保證輸入數(shù)據(jù)與時(shí)鐘的正確相位同步。
為了克服在15位同步模式中固有的缺點(diǎn)，在于＿＿＿＿提交的美國(guó)專利序列號(hào)＿＿＿＿(Attorney Docket(律師記錄)第M4065.0269)中提出了2N位的同步模式。因?yàn)?N位的同步模式具有偶數(shù)位，所以校準(zhǔn)邏輯可在相關(guān)時(shí)鐘的理想相位上完成數(shù)據(jù)同步。該同步模式較佳為2N位模式，它的產(chǎn)生通過向2N-1偽隨機(jī)位模式添加附加的一位。該應(yīng)用的同步位模式較佳是16位長(zhǎng)。
雖然2N位同步模式具有優(yōu)于2N-1位同步模式的優(yōu)點(diǎn)，但它仍然花費(fèi)了一定量的時(shí)間來(lái)完成所有輸入數(shù)據(jù)通道的同步，也稱之為校準(zhǔn)。另外，即使用了2N位同步模式，仍然有可能，在校準(zhǔn)了所有的輸入數(shù)據(jù)通道之后，在所有的輸入數(shù)據(jù)通道數(shù)據(jù)位仍然不是平行對(duì)準(zhǔn)，特別如果數(shù)據(jù)通道的可定時(shí)補(bǔ)償范圍大于位周期則更是如此。此外，對(duì)于某些數(shù)據(jù)通道，仍有可能在不想要的時(shí)鐘信號(hào)沿上完成同步。

發(fā)明內(nèi)容
本發(fā)明以獨(dú)有的方式使用在于＿＿＿＿提交的美國(guó)專利第＿＿＿＿(律師記錄第M4065.0269)中描述的2N位同步模式以獲得更快和更可靠的數(shù)據(jù)通道校準(zhǔn)。由于使用偶數(shù)時(shí)鐘周期在2N位同步模式中定時(shí)，所以可由已知的被捕捉位的順序來(lái)隱含時(shí)鐘信號(hào)的相位。通常，對(duì)于DDR/SLDRAM存儲(chǔ)設(shè)備，最低的普通數(shù)據(jù)字符組是4位數(shù)據(jù)。也就是說，同時(shí)在數(shù)據(jù)通道上逐次地發(fā)送4位數(shù)據(jù)。如果用已知的從存儲(chǔ)控制器到存儲(chǔ)設(shè)備的時(shí)鐘相位關(guān)系產(chǎn)生2N位同步模式，則可使用簡(jiǎn)單的解碼邏輯來(lái)判定數(shù)據(jù)-到-時(shí)鐘相位的對(duì)準(zhǔn)，從而預(yù)測(cè)從剛剛檢測(cè)的4位開始的下4位。如果隨后的4位模式與預(yù)測(cè)的模式不匹配，則對(duì)于在所進(jìn)行對(duì)準(zhǔn)的數(shù)據(jù)通道中的特殊延遲值的調(diào)節(jié)，當(dāng)前的數(shù)據(jù)-到-時(shí)鐘對(duì)準(zhǔn)失敗，且在該數(shù)據(jù)通道中的延遲被調(diào)節(jié)至一新值。
該過程一直重復(fù)，直到解碼邏輯正確地預(yù)測(cè)出指示當(dāng)前為數(shù)據(jù)通道設(shè)置的延遲值為正確的下4位為止。在實(shí)際操作中，本發(fā)明在數(shù)據(jù)通道中所有可能的延遲值上都使用該預(yù)測(cè)方案，并且發(fā)展了能夠正確預(yù)測(cè)同步模式下4位的可接受延遲值的“窗口”。隨后設(shè)置延遲值，該值在可接受延遲值窗口的中心或中心附近。
本發(fā)明也通過強(qiáng)行使與不想要時(shí)鐘信號(hào)沿，比如反向時(shí)鐘沿相關(guān)的所有預(yù)測(cè)的4位模式失效來(lái)保證數(shù)據(jù)對(duì)準(zhǔn)將發(fā)生在想要的時(shí)鐘沿，比如正向時(shí)鐘沿。
附圖簡(jiǎn)述從以下結(jié)合附圖對(duì)本發(fā)明所作的詳細(xì)描述中，將可以更加清楚地理解本發(fā)明的上述和其它優(yōu)點(diǎn)以及特征，其中

圖1示出了本發(fā)明可與之一起使用的SLDRAM總線布局；圖2示出了圖1所示的SLDRAM模塊的一部分；圖3示出了被用于圖2電路操作的一部分定時(shí)信號(hào)的簡(jiǎn)化定時(shí)示意圖；圖4示出了用于使圖1的SLDRAM系統(tǒng)同步的同步技術(shù)的圖例；圖5示出了用于本發(fā)明同步的可接受延遲值的模式；圖6是產(chǎn)生用于本發(fā)明的2N16位碼的代表性電路；圖7示出了用于本發(fā)明的時(shí)鐘信號(hào)和相關(guān)的2N16位碼；圖8示出了用于本發(fā)明的數(shù)據(jù)捕捉和比較電路；以及圖9示出了使用SLDRAM存儲(chǔ)器的基于處理器的系統(tǒng)，其中的SLDRAM存儲(chǔ)器應(yīng)用了根據(jù)本發(fā)明的校準(zhǔn)結(jié)構(gòu)和處理方法。
對(duì)較佳實(shí)施例的詳細(xì)描述現(xiàn)在將參考SLDRAM存儲(chǔ)系統(tǒng)對(duì)本發(fā)明的典型實(shí)施例作描述。然而，本發(fā)明同樣也可以應(yīng)用于其它類型的存儲(chǔ)系統(tǒng)。在圖1中示出了可應(yīng)用本發(fā)明的典型SLDRAM系統(tǒng)。它包括多個(gè)被存儲(chǔ)控制器13訪問并控制的SLDRAM模塊11a…11n。存儲(chǔ)控制器13向每一個(gè)包括在反向和非反向時(shí)鐘信號(hào)通道上的時(shí)鐘信號(hào)CCLK、1位FLAG信號(hào)和10位指令總線CA0-9的SLDRAM模塊11a…11n提供指令鏈接。另外，SLDRAM輸入/輸出信號(hào)SO和SI都以串行菊花鏈的形式由存儲(chǔ)控制器13向SLDRAM模塊11a…11n提供。另外，如雙向數(shù)據(jù)時(shí)鐘DCLKO和DCLDI一樣，在存儲(chǔ)控制器13和每個(gè)SLDRAM模塊11a…11n之間提供雙向數(shù)據(jù)總線DQ0-17。時(shí)鐘DCLKO被用于選通進(jìn)入SLDRAM模塊和該模塊出來(lái)的輸入/輸出數(shù)據(jù)，以及對(duì)之DCLDI信號(hào)通道也間歇地使用的過程。
圖2示出了SLDRAM模塊11a…11n之一的簡(jiǎn)化相關(guān)部分。它包括控制邏輯電路21、鎖存器23、25、49和59、可為環(huán)延遲設(shè)備的延遲設(shè)備27、29、31、55和57、緩沖器35、37、39、33、45、47、51和53、延遲鎖環(huán)41、多路復(fù)用器43、流水線電路61和63、SRAM輸入/輸出電路65和67以及分別為存儲(chǔ)組組0和組1的69和71。應(yīng)該指出的是，雖然在圖2中示出了兩個(gè)存儲(chǔ)器組，但這只是為了描述，可以使用任何數(shù)目的存儲(chǔ)器組。
控制邏輯電路21在CA0-9總線上接收并分析指令，并控制存儲(chǔ)器組69和71的輸出/輸出(I/O)訪問操作?？刂七壿嬰娐?1還接收FLAG信號(hào)和時(shí)鐘信號(hào)CCLK。
傳送每個(gè)指令總線通道CA0-9上的信號(hào)通過各個(gè)可調(diào)節(jié)的環(huán)延遲電路27并進(jìn)入各個(gè)鎖存器23，在該鎖存器中，信號(hào)在被緩沖器39緩沖、被延遲312延遲以及被緩沖器33緩沖的同時(shí)被CCLK信號(hào)鎖存。
信號(hào)CCLK還從緩沖器39通過進(jìn)入到將16個(gè)時(shí)鐘信號(hào)提供到多路復(fù)用器43的延遲鎖環(huán)電路41。多路復(fù)用器通過各個(gè)緩沖器45向18個(gè)將從存儲(chǔ)器組69和71輸出的數(shù)據(jù)鎖存的鎖存器49提供18個(gè)時(shí)鐘輸出信號(hào)。從存儲(chǔ)器組69和71輸出的數(shù)據(jù)進(jìn)入SRAM 65和67，后者起到I/O緩沖的作用并在被送入鎖存器49之前通過流水線電路61。在鎖存器49中鎖存的輸出數(shù)據(jù)被提供給各個(gè)緩沖放大器47，并從該處通過數(shù)據(jù)總線DQ被送回存儲(chǔ)控制器13。
輸入到存儲(chǔ)器組69和71的數(shù)據(jù)由DQ數(shù)據(jù)總線上的存儲(chǔ)控制器13供應(yīng)，并通過每個(gè)數(shù)據(jù)總線通道上通過環(huán)延遲57的門控緩沖器51被送入鎖存器59，通過流水線電路63。從流水線電路63，在DQ總線上的輸入數(shù)據(jù)通過緩沖SRAM 65和67并進(jìn)入存儲(chǔ)器組69和71。
只要當(dāng)存儲(chǔ)控制器指示用WRITE指令在指令總線CA0-9上的數(shù)據(jù)中進(jìn)行存儲(chǔ)器訪問WRITE操作時(shí)，控制邏輯電路21也會(huì)發(fā)出起動(dòng)指令RXEN。RXEN指令起動(dòng)數(shù)據(jù)輸入緩沖器51和數(shù)據(jù)時(shí)鐘輸入緩沖器53。數(shù)據(jù)時(shí)鐘DCLK通過門控緩沖器53、延遲電路55并被用于控制鎖存器59，使它鎖存在數(shù)據(jù)總線DQ上的輸入數(shù)據(jù)。
為了保證由SLDRAM模塊11a…11n完成的多種存儲(chǔ)器操作的準(zhǔn)確定時(shí)，圖2的電路必須是同步以保證，輸入的數(shù)據(jù)相對(duì)于時(shí)鐘信號(hào)CCLK和DCLK被準(zhǔn)確定時(shí)。為了該目的，在于＿＿＿＿提交的美國(guó)專利第＿＿＿＿(律師記錄第M4065.0269)中描述的2N位同步模式被施加到每一個(gè)數(shù)據(jù)輸入通道CA0-9和FLAG，同時(shí)數(shù)據(jù)模式由延遲的時(shí)鐘信號(hào)CCLK在鎖存器23和25采樣。在該申請(qǐng)中描述的一種特定的16位同步模式是“1111010110010000”。
取代試著判定所有的16位同步模式是否已被正確接收，本發(fā)明依靠的是在16位同步模式中從前M位序列預(yù)測(cè)下M位序列。如果接下來(lái)的序列能夠被可靠地正確預(yù)測(cè)一個(gè)或多次，則同步模式被正確接收且獲得了校準(zhǔn)。如果下M位序列不能被可靠地正確預(yù)測(cè)一次或多次，則同步模式還未被正確接收，且也未獲得校準(zhǔn)，同時(shí)在校準(zhǔn)下數(shù)據(jù)通道中的延遲值被改變，通過從前M位序列預(yù)測(cè)下M位序列可再次完成同步。該過程用跟蹤那些完成數(shù)據(jù)通道校準(zhǔn)的延遲值的控制邏輯電路重復(fù)所有可能的延遲值?？刂七壿嬰娐?1隨后選擇最終的延遲值，該值處于在數(shù)據(jù)通道校準(zhǔn)中得到的那些延遲值的中心或中心附近。
通過保證對(duì)與不想要的時(shí)鐘沿，比如反向時(shí)鐘沿相關(guān)模式的下M位序列的預(yù)測(cè)，將是不正確的預(yù)測(cè)(“強(qiáng)行失效”)且因此將總是創(chuàng)建校準(zhǔn)的缺陷，從而使本發(fā)明還保證了同步的獲得是在時(shí)鐘正向沿和負(fù)向沿之一想要的時(shí)鐘沿上，比如在正向沿上獲得的。
為了描繪校準(zhǔn)的過程，現(xiàn)在將描述出現(xiàn)在FLAG通道上數(shù)據(jù)的校準(zhǔn)，可以理解的是，雖然DQ總線數(shù)據(jù)通道是相對(duì)于DCLK數(shù)據(jù)選通時(shí)鐘信號(hào)來(lái)完成的，但相同的校準(zhǔn)過程也在每個(gè)指令總線CA0-9的通道和每個(gè)數(shù)據(jù)總線DQ的接收通道上進(jìn)行。圖3示出了時(shí)鐘信號(hào)CCLK、FLAG信號(hào)、指令總線信號(hào)CA/CMD、數(shù)據(jù)總線信號(hào)DQ/DBUS以及數(shù)據(jù)選通信號(hào)DCLK的簡(jiǎn)化定時(shí)圖。如圖所示，在數(shù)據(jù)總線(DBUS)的DQ通道上的4位數(shù)據(jù)(M＝4)，在DCLK的初始PREAMBLE部分出現(xiàn)之后在數(shù)據(jù)時(shí)鐘信號(hào)DCLK的4個(gè)序列正向沿和負(fù)向沿上記錄時(shí)間。在一步擴(kuò)展ORF的總分組數(shù)，也可用于將目前確定的ORFs劃分為更詳細(xì)的組、更廣泛的組、更精確的組，或亞組。此外，有些ORFs會(huì)符合一個(gè)以上類別的標(biāo)準(zhǔn)，因而可以在一個(gè)以上的下述分組中出現(xiàn)。
表1列舉的是含有細(xì)胞質(zhì)膜信號(hào)序列(即SignalP值為“YES”)并且由TopPredII程序定義具有1個(gè)或更少跨膜區(qū)(MSD)的ORFs。符合這些標(biāo)準(zhǔn)的ORFs共發(fā)現(xiàn)13種，這些ORFs被認(rèn)為屬于表面暴露組。
表1.編碼表面暴露多肽的ORFs，SignalP值＝“YES”并且≤1MSDs。

表2列舉的是含有細(xì)胞質(zhì)膜信號(hào)序列(即SignalP值為“YES”)并且經(jīng)Psort程序分析具有外膜(OM)或周質(zhì)(Peri)預(yù)測(cè)值的ORFs。符合這些標(biāo)準(zhǔn)的ORFs共發(fā)現(xiàn)5種，這些ORFs被認(rèn)為屬于表面暴露組。
表2.編碼表面暴露多肽的ORFs，SignalP值＝“YES”并且Psort值為“OM或Peri”。
表2

本發(fā)明的一個(gè)方面就是通過將直接前M位序列預(yù)測(cè)的M位序列與接下來(lái)到達(dá)的M位序列進(jìn)行比較來(lái)實(shí)現(xiàn)數(shù)據(jù)通道的校準(zhǔn)。為了完成該比較，將出現(xiàn)在數(shù)據(jù)通道上的多個(gè)M位序列與從直接前M位序列產(chǎn)生的預(yù)測(cè)的M位序列進(jìn)行比較。如果預(yù)測(cè)的M位序列與下M位到達(dá)的序列匹配，則已在校準(zhǔn)下完成了數(shù)據(jù)通道的校準(zhǔn)。如果預(yù)測(cè)的M位序列與下M位到達(dá)的序列不匹配，則校準(zhǔn)還未完成，且控制邏輯電路21在經(jīng)過校準(zhǔn)的數(shù)據(jù)通道中改變了延遲值并再次在預(yù)測(cè)的和到達(dá)的下M位序列之間尋找匹配。為了獲得更加可靠的操作，當(dāng)該預(yù)測(cè)和比較過程產(chǎn)生了出現(xiàn)在數(shù)據(jù)通道上的多個(gè)M位序列的匹配時(shí)，指示該對(duì)準(zhǔn)。也就是說，當(dāng)重復(fù)的比較產(chǎn)生了匹配，則會(huì)發(fā)現(xiàn)當(dāng)前的延遲值產(chǎn)生了校準(zhǔn)。
在一較佳實(shí)施例中，控制邏輯電路21對(duì)校準(zhǔn)下的數(shù)據(jù)通道實(shí)際上跨過所有可能延遲值，通知這些產(chǎn)生校準(zhǔn)的延遲值并為數(shù)據(jù)通道選擇最終的延遲值，該延遲值位于產(chǎn)生校準(zhǔn)的延遲值的中心或中心附近。
本發(fā)明的另一方面保證了，校準(zhǔn)是發(fā)生在時(shí)鐘信號(hào)的正向沿和負(fù)向沿的一個(gè)預(yù)定沿上，比如發(fā)生在時(shí)鐘信號(hào)的正向沿上。這通過為與預(yù)定的時(shí)鐘沿，比如正向沿相關(guān)的M位序列產(chǎn)生有效的預(yù)測(cè)值，同時(shí)為與另一時(shí)鐘沿，比如負(fù)向沿相關(guān)的M位序列產(chǎn)生無(wú)效的預(yù)測(cè)值來(lái)完成。由于校準(zhǔn)所不需要的時(shí)鐘沿將總會(huì)具有無(wú)效預(yù)測(cè)的下一序列，所以永遠(yuǎn)都不會(huì)得到該時(shí)鐘沿的校準(zhǔn)。
返回圖8，示出了經(jīng)過校準(zhǔn)的一個(gè)數(shù)據(jù)通道，比如FLAG。應(yīng)該指出的是，到數(shù)據(jù)捕捉寄存器101的輸入數(shù)據(jù)是從數(shù)據(jù)通道的輸入鎖存器，即圖2中的鎖存器25采集的。同時(shí)，在本發(fā)明的例子中，我們假設(shè)，到達(dá)的數(shù)據(jù)是以4位字符組(M＝4)到來(lái)的，因此數(shù)據(jù)捕捉寄存器101是4級(jí)。一旦在寄存器101中存儲(chǔ)了4位序列的同步模式，則反向序列檢測(cè)器103檢查存儲(chǔ)的4位，看它們是否對(duì)應(yīng)起始于系統(tǒng)不應(yīng)該校準(zhǔn)的時(shí)鐘信號(hào)的非需要沿的位序列。在給出的例子中，我們假設(shè)，校準(zhǔn)應(yīng)該在時(shí)鐘信號(hào)的正向沿上完成。因此，如果檢測(cè)器103識(shí)別到匹配上述表2左列中與反向時(shí)鐘沿相關(guān)的值時(shí)，它就向下一狀態(tài)發(fā)生器107發(fā)送“FALL”信號(hào)。下一狀態(tài)發(fā)生器107還接收存儲(chǔ)在寄存器101中的當(dāng)前位序列并從該位序列預(yù)測(cè)下4位序列應(yīng)該是什么。
表1和表2顯示了寄存器101中4位序列的16種可能性以及每一種可能性的下4位預(yù)測(cè)位序列是什么。如果下一狀態(tài)發(fā)生器107未從檢測(cè)器103接收到“FALL”信號(hào)，它將會(huì)產(chǎn)生正確的預(yù)測(cè)序列。比如，如果當(dāng)前的4位序列是“1111”(表1)，下一狀態(tài)發(fā)生器107將產(chǎn)生如預(yù)測(cè)的下一位序列一樣的“0101”模式。另一方面，如果下一狀態(tài)發(fā)生器107從檢測(cè)器103接收到了“FALL”信號(hào)，它將會(huì)產(chǎn)生不正確的預(yù)測(cè)序列。比如，如果當(dāng)前的4位序列是“1011”(表2)，則正確預(yù)測(cè)的下一位序列應(yīng)該是“0010”；但是，“FALL”信號(hào)使發(fā)生器107產(chǎn)生了并非“0010”的其它4位模式，從而保證了不會(huì)獲得數(shù)據(jù)通道的校準(zhǔn)。
下一級(jí)發(fā)生器107可像圖6中所示的被用作4位移位寄存器。由下一狀態(tài)發(fā)生器107從啟動(dòng)邏輯105接收的“起始”值使它的輸出成為相同重復(fù)的M位序列的2N位模式，除了一點(diǎn)，即它比出現(xiàn)在校準(zhǔn)下數(shù)據(jù)通道上的序列提前一個(gè)M位序列。比如，啟動(dòng)邏輯105可啟動(dòng)下一狀態(tài)發(fā)生器107產(chǎn)生初始的“0101”輸出，或在初始序列之后的第一個(gè)M位序列“1111”。此后，與產(chǎn)生校準(zhǔn)模式的移位寄存器操作相同的下一狀態(tài)發(fā)生器107，將總是比校準(zhǔn)模式提前M位。下一狀態(tài)發(fā)生器的輸出被傳送到比較電路109并返回到存儲(chǔ)控制器13(圖1)。到存儲(chǔ)控制器13的傳送是控制器13的校準(zhǔn)所需要的。
比較電路109將從發(fā)生器107接收的所預(yù)測(cè)的下一位序列與寄存器101中的接著到達(dá)或現(xiàn)在當(dāng)前的4位序列進(jìn)行比較。如果比較的數(shù)據(jù)一致，則它就指示，在被校準(zhǔn)數(shù)據(jù)通道上到達(dá)的數(shù)據(jù)用正確的時(shí)鐘信號(hào)沿恰當(dāng)?shù)囟〞r(shí)。如果數(shù)據(jù)不一致，則它就指示，還未獲得這樣的校準(zhǔn)。比較的結(jié)果被施加到邏輯電路113，如果數(shù)據(jù)一致，則該邏輯電路通知環(huán)延遲(比如在所給例子中FLAG數(shù)據(jù)通道的環(huán)延遲29)的延遲值。如所指出，在較佳實(shí)施例中，邏輯電路113實(shí)際上控制環(huán)延遲，從而它用通知這些在數(shù)據(jù)通道校準(zhǔn)中產(chǎn)生的延遲值的邏輯電路113來(lái)跨過所有可能的延遲值。在所有的延遲值都被跨過以后，邏輯電路113將為環(huán)延遲(比如環(huán)延遲29)設(shè)置最終的延遲值，該延遲值位于產(chǎn)生信號(hào)通道校準(zhǔn)的延遲值范圍的中間或中間附近。
圖8還顯示了啟動(dòng)邏輯電路105，該電路用于啟動(dòng)下一狀態(tài)發(fā)生器107中的模式發(fā)生器，以便后者可產(chǎn)生在校準(zhǔn)下數(shù)據(jù)通道上進(jìn)入的相同的同步模式。檢測(cè)器103和比較電路109還接收當(dāng)需要數(shù)據(jù)通道校準(zhǔn)時(shí)由控制邏輯電路21產(chǎn)生的起動(dòng)“WRITE CALIBRATE”信號(hào)。定時(shí)發(fā)生器111接收進(jìn)入的時(shí)鐘信號(hào)(例子中示出的CCLK)并正確地對(duì)發(fā)生器107和比較電路109的操作進(jìn)行定時(shí)。
雖然已結(jié)合校準(zhǔn)時(shí)鐘信號(hào)的正向沿來(lái)描述本發(fā)明的典型實(shí)施例，但它也可與時(shí)鐘信號(hào)的負(fù)向沿校準(zhǔn)，在這種情況下，表1左手欄中的模式被檢測(cè)器103檢測(cè)到并產(chǎn)生了“FALL”信號(hào)，并由此被用于在發(fā)生器107中產(chǎn)生無(wú)效的4位模式，同時(shí)表2左列中的4位模式被用于對(duì)接下來(lái)到達(dá)的4位模式的預(yù)測(cè)。
表2左列中的4位模式也可用于本發(fā)明的另一方面，即圖1中所示的對(duì)存儲(chǔ)控制器13的定時(shí)校準(zhǔn)。以下的討論假設(shè)了，與圖8中所示相同的控制邏輯電路被包括在存儲(chǔ)控制器13內(nèi)。然而，這不是需要的，且其它校準(zhǔn)存儲(chǔ)控制器的方法通過使用存儲(chǔ)設(shè)備和根據(jù)本發(fā)明的方法都是可行的。為了保證由SLDRAM模塊11a…11n所完成的存儲(chǔ)器操作的恰當(dāng)定時(shí)，存儲(chǔ)控制器13必須被校準(zhǔn)，從而諸如READ或WRITE數(shù)據(jù)之類的信號(hào)，都可相對(duì)于時(shí)鐘信號(hào)CCLK和DCLK被正確地定時(shí)。為了該目的，在于＿＿＿＿提交的，美國(guó)專利申請(qǐng)第＿＿＿＿，(律師記錄第M4065.0269)中描述的一類2N位同步模式，在下一狀態(tài)發(fā)生器107(圖8)的存儲(chǔ)器設(shè)備上產(chǎn)生且被施加到每一條返回到存儲(chǔ)控制器13的數(shù)據(jù)通道上。如已指出，在該申請(qǐng)中描述的一特定的16位同步模式是“1111010110010000”。
返回到圖8，在存儲(chǔ)控制器的校準(zhǔn)過程中，在下一狀態(tài)發(fā)生器107產(chǎn)生了M位序列的2N位同步模式，且后者被傳送會(huì)存儲(chǔ)控制器13。存儲(chǔ)控制器13可包括與圖8中的所示相同的控制邏輯電路，從而調(diào)節(jié)其對(duì)應(yīng)的環(huán)延遲，以便使其自身的定時(shí)與其每一個(gè)對(duì)應(yīng)的指令通道CA0-9、數(shù)據(jù)通道DQ0-17以及FLAG通道的時(shí)鐘信號(hào)CCLK和DCLK同步。
圖4示出了與在鎖存器25中鎖存數(shù)據(jù)的時(shí)鐘信號(hào)CCLK一起的2N連續(xù)位同步模式的數(shù)據(jù)包絡(luò)。數(shù)據(jù)包絡(luò)的相對(duì)定時(shí)和控制數(shù)據(jù)時(shí)鐘CCLK被描述成十種可能性CCLK1…10，即，環(huán)延遲29的10中可能延遲值。數(shù)據(jù)包絡(luò)的開始和結(jié)束是FLAG通道上的數(shù)據(jù)不穩(wěn)定的地方，它會(huì)導(dǎo)致錯(cuò)誤的數(shù)據(jù)采樣。如圖所示，在相對(duì)定時(shí)位置C4到C7發(fā)生了可靠的數(shù)據(jù)捕捉，同時(shí)在C1…C3和C8…C10的相對(duì)定時(shí)位置上發(fā)生了不可靠的數(shù)據(jù)捕捉。這些作為延遲值D4…D7表示在控制邏輯電路21中，在該電路中，預(yù)測(cè)的4位同步模式與新到達(dá)的4位匹配。圖5示出了它是怎樣在控制邏輯電路21中表示的，其中在該電路中，延遲值D1…D3和D8…D10顯示了表示序列匹配未被識(shí)別的“0”邏輯狀態(tài)以及延遲值D4…D7的邏輯狀態(tài)“1”，從而指示了預(yù)測(cè)的和接下來(lái)接收的4位序列的正確匹配。應(yīng)該理解的是，雖然為了簡(jiǎn)單只顯示了數(shù)據(jù)到指令時(shí)鐘信號(hào)CCLK的10種相對(duì)延遲狀態(tài)，但在實(shí)際操作中，對(duì)于環(huán)延遲29和圖5中所示的延遲狀態(tài)模式有更多可能的延遲級(jí)。
一旦圖5中所示的延遲狀態(tài)模式被控制邏輯電路21推動(dòng)，它便為環(huán)延遲29選擇最終的延遲值，該值近似位于那些延遲值，比如D4…D7的中心，從而產(chǎn)生了所比較4位序列的匹配。在所示的例子中，最終的延遲將被選為D5或D6。一旦為環(huán)延遲29設(shè)置了該值，則FLAG數(shù)據(jù)通道就被校準(zhǔn)了。
對(duì)于每一個(gè)CMD數(shù)據(jù)通道CA0-9以及每一個(gè)DQ總線的數(shù)據(jù)通道，也都施加相同的校準(zhǔn)工序，后者只有一點(diǎn)不同，即數(shù)據(jù)時(shí)鐘DCLK被用于在出現(xiàn)在每個(gè)DQ數(shù)據(jù)總線的數(shù)據(jù)通道中的鎖存器59中鎖存數(shù)據(jù)，從而DQ數(shù)據(jù)總線的數(shù)據(jù)通道相對(duì)于DCLK時(shí)鐘信號(hào)對(duì)準(zhǔn)。
在圖6中示出了一種產(chǎn)生并預(yù)測(cè)了2N位模式，其中，N＝4，以產(chǎn)生重復(fù)的16位模式。它包括了具有位位置<0><1><2><3>的四級(jí)移位寄存器151、具有分別連接于移位寄存器151<0><1><2>輸出的三個(gè)輸入的NOR(或非)門電路153、具有分別連接于移位寄存器151輸出<3>和NOR門電路153輸出的兩個(gè)輸入的異或門電路155，以及具有一對(duì)分別連接于異或門155輸出和移位寄存器151第一級(jí)輸出<0>的輸入的異或門157。異或門157的輸出作為移位寄存器151的級(jí)<0>輸入施加。向移位寄存器151施加時(shí)鐘信號(hào)CLK。移位寄存器151可用在級(jí)<0><1><2><3>上的零“0”被初始地啟動(dòng)且將會(huì)產(chǎn)生重復(fù)的16位模式“1111010110010000”。替代用電路產(chǎn)生重復(fù)位模式，模式也被存儲(chǔ)在存儲(chǔ)控制器13(圖1)和下一狀態(tài)發(fā)生器107(圖8)中并在校準(zhǔn)期間被重復(fù)地讀取。
雖然本發(fā)明已結(jié)合用于預(yù)測(cè)下4位序列的M位序列進(jìn)行了描述，其中M＝4，但這只是本發(fā)明可被實(shí)現(xiàn)的一個(gè)例子。本發(fā)明可與任何少于2N位的重復(fù)同步模式一起使用，使用偶數(shù)位序列為較佳。
如上所述的一個(gè)數(shù)據(jù)通道的校準(zhǔn)也可用施加于鄰近數(shù)據(jù)管腳和/或數(shù)據(jù)通道的同相或異相的串話元件來(lái)完成。以該方法，可在更接近地重復(fù)實(shí)際使用條件的條件下獲得校準(zhǔn)。從而，比如，當(dāng)特定的數(shù)據(jù)通道，比如，F(xiàn)LAG如圖8所示地被校準(zhǔn)，則可向鄰近的數(shù)據(jù)管腳和/或通道，比如CA0-9總線的一條同相和/或異相的鄰近通道，施加相同的模式。
還可以使用上述的技術(shù)，通過剩余的不在使用同相和/或異相校準(zhǔn)信號(hào)校準(zhǔn)下的數(shù)據(jù)通道來(lái)同時(shí)校準(zhǔn)幾個(gè)數(shù)據(jù)通道。比如，一半的數(shù)據(jù)通道可被表示為“受害者”且使用上述參考圖4-8的技術(shù)進(jìn)行同時(shí)校準(zhǔn)，同時(shí)剩余的一半數(shù)據(jù)通道可表示為噪聲源。校準(zhǔn)將同時(shí)發(fā)生在“受害者”數(shù)據(jù)通道上，同時(shí)噪聲源數(shù)據(jù)通道接收交替的同相和異相的校準(zhǔn)信號(hào)。在“受害者”的校準(zhǔn)之后，“受害者”和“噪聲源”管腳和/或數(shù)據(jù)通道將隨后被反向，且校準(zhǔn)現(xiàn)在如上所述地在使用其它作為噪聲源的數(shù)據(jù)通道的新“受害者”上執(zhí)行。
包含校準(zhǔn)結(jié)構(gòu)和如上所述操作的存儲(chǔ)設(shè)備可用于圖9所示類型的基于處理器的系統(tǒng)?；谔幚砥鞯南到y(tǒng)90包含處理器94、存儲(chǔ)電路96以及I/O(輸入/輸出)設(shè)備92。存儲(chǔ)電路96可以是SLDRAM存儲(chǔ)電路或任何包含如根據(jù)本發(fā)明所述進(jìn)行操作的校準(zhǔn)結(jié)構(gòu)的其它存儲(chǔ)電路。另外，處理器94可本身為集成處理器，該處理器在包含本發(fā)明校準(zhǔn)結(jié)構(gòu)的芯片存儲(chǔ)設(shè)備上使用。此外，存儲(chǔ)控制器13(圖1)可與處理器94分開，或可與其它根據(jù)以上本發(fā)明描述的存儲(chǔ)電路96的元件一起與處理器94結(jié)合，或者處理器94本身可以起到存儲(chǔ)控制器13的作用。
在前述的討論中，已描述的本發(fā)明的設(shè)備和方法是相關(guān)于每個(gè)時(shí)鐘周期定時(shí)數(shù)據(jù)兩次(即，讀取或?qū)懭霐?shù)據(jù))的存儲(chǔ)設(shè)備既在時(shí)鐘上升沿又在時(shí)鐘下降沿。但是，本發(fā)明可用于任何完成校準(zhǔn)的存儲(chǔ)設(shè)備中，包括每個(gè)時(shí)鐘周期定時(shí)數(shù)據(jù)一次的設(shè)備，比如在上升沿或下降沿之一進(jìn)行。
雖然已結(jié)合了典型實(shí)施例描述和描繪了本發(fā)明，但在不脫離本發(fā)明精神和范圍的條件下可有多種變化和代替的等效形式。因此，本發(fā)明并不能被理解成由上述描述作出的限制，本發(fā)明只被所附權(quán)利要求的范圍限制。
權(quán)利要求
1.一種校準(zhǔn)數(shù)字電路的數(shù)據(jù)通道的方法，包括a)在所述數(shù)據(jù)通道接收第一個(gè)形成較大位校準(zhǔn)模式一部分的m位數(shù)據(jù)序列；b)檢查所述接收到的第一個(gè)m位數(shù)據(jù)序列，并通過它預(yù)測(cè)應(yīng)該以所述校準(zhǔn)模式接在所述第一個(gè)m位數(shù)據(jù)序列之后的第二個(gè)m位數(shù)據(jù)序列；c)在所述數(shù)據(jù)通道上接收形成所述校準(zhǔn)模式一部分的第三個(gè)m位數(shù)據(jù)序列；以及d)將所述接收的第三個(gè)m位數(shù)據(jù)序列與所述預(yù)測(cè)的第二個(gè)m位數(shù)據(jù)序列進(jìn)行比較，并指示在所述第二和第三個(gè)m位數(shù)據(jù)序列之間數(shù)據(jù)是否一致。
2.如權(quán)利要求1所述的方法，其特征在于，還包含在接收所述的第一個(gè)m位序列之前，在所述的數(shù)據(jù)通道中設(shè)置預(yù)定的延遲，如果所述的比較步驟指示，所述的第二和第三個(gè)序列的數(shù)據(jù)不一致，則改變所述延遲值。
3.如權(quán)利要求2所述的方法，其特征在于，還包含檢查所述的第三個(gè)m位數(shù)據(jù)序列，并從所述的第三個(gè)m位數(shù)據(jù)序列，預(yù)測(cè)以所述校準(zhǔn)模式應(yīng)該跟在所述第三個(gè)m位數(shù)據(jù)序列之后的第四個(gè)m為數(shù)據(jù)序列；在所述的數(shù)據(jù)通道上接收第五個(gè)m位數(shù)據(jù)序列；以及將所述接收的第五個(gè)m位數(shù)據(jù)序列與所述預(yù)測(cè)的第四個(gè)m位數(shù)據(jù)序列進(jìn)行比較，并指示在所述第四和第五個(gè)m位數(shù)據(jù)序列之間的數(shù)據(jù)是否一致。
4.如權(quán)利要求3所述的方法，其特征在于，還包含，如果所述的比較步驟指示，在所述的第四和第五個(gè)m位數(shù)據(jù)序列之間的數(shù)據(jù)不一致，則再次改變所述的延遲值。
5.如權(quán)利要求1所述的方法，其特征在于，還包含如果所述的比較步驟指示，在所述的第二和第三個(gè)m位數(shù)據(jù)序列之間的數(shù)據(jù)一致，則指示已完成了校準(zhǔn)。
6.如權(quán)利要求3所述的方法，其特征在于，還包含，如果所述的比較步驟指示，在所述的第四和第五個(gè)m位數(shù)據(jù)序列之間的數(shù)據(jù)一致，則指示已完成了校準(zhǔn)。
7.如權(quán)利要求3所述的方法，其特征在于，還包含，多次重復(fù)所述的對(duì)所述數(shù)據(jù)通道的連續(xù)m位數(shù)據(jù)序列的檢查、預(yù)測(cè)、接收和比較步驟，并且如果所述的比較步驟每次都指示數(shù)據(jù)一致，則指示已完成校準(zhǔn)。
8.如權(quán)利要求1所述的方法，其特征在于，所述的第一和第二個(gè)數(shù)據(jù)序列是2N位校準(zhǔn)模式的連續(xù)m位數(shù)據(jù)序列。
9.如權(quán)利要求8所述的方法，其特征在于，所述的2N位校準(zhǔn)模式是16位校準(zhǔn)模式。
10.如權(quán)利要求8所述的方法，其特征在于，所述校準(zhǔn)模式的數(shù)據(jù)位用時(shí)鐘信號(hào)沿對(duì)準(zhǔn)，并且其中，所述的接收所述第一個(gè)m位數(shù)據(jù)序列的步驟包括，用所述的時(shí)鐘信號(hào)順序地鎖存所述數(shù)據(jù)通道上的所述m位數(shù)據(jù)序列的數(shù)據(jù)位，且將所述第一個(gè)m位數(shù)據(jù)序列順序地加載到在所述檢查步驟中所述數(shù)據(jù)位在其中檢查的寄存器中。
11.如權(quán)利要求10所述的方法，其特征在于，所述的檢查步驟還包含，當(dāng)預(yù)定的數(shù)據(jù)模式在所述的第一個(gè)m位數(shù)據(jù)序列中出現(xiàn)時(shí)，產(chǎn)生所述第二個(gè)m位數(shù)據(jù)序列的非正確預(yù)測(cè)。
12.如權(quán)利要求11所述的方法，其特征在于，所述的預(yù)定數(shù)據(jù)模式是那些與所述時(shí)鐘信號(hào)的預(yù)定沿相關(guān)的預(yù)定數(shù)據(jù)模式。
13.如權(quán)利要求12所述的方法，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的負(fù)向沿。
14.如權(quán)利要求12所述的方法，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的正向沿。
15.如權(quán)利要求8所述的方法，其特征在于，每一個(gè)所述的m位數(shù)據(jù)序列都包含偶數(shù)的數(shù)據(jù)位。
16.如權(quán)利要求15所述的方法，其特征在于，所述的偶數(shù)數(shù)據(jù)位為4。
17.如權(quán)利要求1所述的方法，其特征在于，所述的數(shù)字電路被包括在存儲(chǔ)設(shè)備中。
18.如權(quán)利要求1所述的方法，其特征在于，所述的數(shù)字電路被包括在存儲(chǔ)控制器中。
19.一種校準(zhǔn)數(shù)據(jù)通道的方法，在該數(shù)據(jù)通道中包含可調(diào)節(jié)的延遲元件，以及用于將通過使用時(shí)鐘信號(hào)的所述可調(diào)節(jié)延遲元件的數(shù)據(jù)進(jìn)行鎖存的數(shù)據(jù)鎖存器，所述的方法包括a)設(shè)置所述延遲元件的延遲值；b)用使用所述時(shí)鐘信號(hào)的數(shù)據(jù)鎖存器鎖存在所述數(shù)據(jù)通道上的第一個(gè)m位數(shù)據(jù)序列；c)存儲(chǔ)所述的第一個(gè)用位數(shù)據(jù)序列；d)檢查所述存儲(chǔ)的第一個(gè)m位數(shù)據(jù)序列，并通過它預(yù)測(cè)在所述數(shù)據(jù)通道上應(yīng)該跟在所述第一個(gè)m位數(shù)據(jù)序列之后的第二個(gè)m位數(shù)據(jù)序列；e)用使用所述時(shí)鐘信號(hào)的所述數(shù)據(jù)鎖存器鎖存所述數(shù)據(jù)通道上的第三個(gè)m位數(shù)據(jù)序列；以及f)比較所述的第三個(gè)m位數(shù)據(jù)序列與所述的第二個(gè)m位數(shù)據(jù)序列的數(shù)據(jù)一致性。
20.如權(quán)利要求19所述的方法，其特征在于，還包含g)多次重復(fù)所述的對(duì)所述數(shù)據(jù)通道上第一個(gè)m位數(shù)據(jù)序列的鎖存、存儲(chǔ)和檢查步驟，預(yù)測(cè)第二個(gè)m位數(shù)據(jù)序列，鎖存第三個(gè)m位數(shù)據(jù)序列并比較所述的第三個(gè)m位數(shù)據(jù)序列與所述的第二個(gè)m位數(shù)據(jù)序列的數(shù)據(jù)一致性。
21.如權(quán)利要求20所述的方法，其特征在于，還包含h)如果所述的比較步驟在所述的幾次當(dāng)中的每一次都指示數(shù)據(jù)一致，則指示校準(zhǔn)已完成。
22.如權(quán)利要求19所述的方法，其特征在于，還包含g)如果在步驟(f)不一致，則為所述的延遲元件設(shè)置新的延遲值，并重復(fù)步驟(b)到(g)至少直到，所述的比較步驟指示所述的第二和第三個(gè)m位數(shù)據(jù)序列是一致為止。
23.如權(quán)利要求19所述的方法，其特征在于，還包括g)為所述的延遲元件設(shè)定新的延遲值，且重復(fù)對(duì)于所述延遲元件的所有可能的延遲值重復(fù)步驟(b)到(g)，并存儲(chǔ)在所述比較步驟中所述第二和第三個(gè)m位數(shù)據(jù)序列產(chǎn)生一致的那些延遲值的指示。
24.如權(quán)利要求23所述的方法，其特征在于，還包括在對(duì)于所述延遲元件的所有可能延遲值都重復(fù)了步驟(b)到(g)之后，為處于那些所述第二和第三個(gè)m位序列產(chǎn)生一致的所存儲(chǔ)延遲值范圍之內(nèi)的所述延遲元件設(shè)定延遲值為最終的延遲值。
25.如權(quán)利要求24所述的方法，其特征在于，所述的最終延遲值被設(shè)定為處于所述范圍的中心或中心附近的延遲值。
26.如權(quán)利要求19所述的方法，其特征在于，所述的第一和第二個(gè)數(shù)據(jù)序列是2N位校準(zhǔn)模式的連續(xù)m位數(shù)據(jù)序列。
27.如權(quán)利要求26所述的方法，其特征在于，所述的2N位校準(zhǔn)模式是16位的校準(zhǔn)模式。
28.如權(quán)利要求26所述的方法，其特征在于，所述校準(zhǔn)模式的數(shù)據(jù)位用所述時(shí)鐘信號(hào)沿對(duì)準(zhǔn)。
29.如權(quán)利要求28所述的方法，其特征在于，所述的檢查步驟還包含，當(dāng)預(yù)定的數(shù)據(jù)模式在所述的第一個(gè)m位數(shù)據(jù)序列出現(xiàn)時(shí)，產(chǎn)生所述第二個(gè)m位數(shù)據(jù)序列的非正確預(yù)測(cè)。
30.如權(quán)利要求29所述的方法，其特征在于，所述預(yù)定的數(shù)據(jù)模式是那些與所述時(shí)鐘信號(hào)的預(yù)定沿相關(guān)的預(yù)定數(shù)據(jù)模式。
31.如權(quán)利要求30所述的方法，其特征在于，預(yù)定沿是所述時(shí)鐘信號(hào)的負(fù)向沿。
32.如權(quán)利要求30所述的方法，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的正向沿。
33.如權(quán)利要求26所述的方法，其特征在于，每一個(gè)所述的m位數(shù)據(jù)序列都包含偶數(shù)的數(shù)據(jù)位。
34.如權(quán)利要求33所述的方法，其特征在于，所述的偶數(shù)數(shù)據(jù)位為4。
35.如權(quán)利要求19所述的方法，其特征在于，所述的數(shù)據(jù)通道被包括在存儲(chǔ)設(shè)備中。
36.如權(quán)利要求19所述的方法，其特征在于，所述的數(shù)據(jù)通道被包括在存儲(chǔ)控制器中。
37.一種校準(zhǔn)數(shù)字電路的數(shù)據(jù)通道的設(shè)備，包括一寄存器，存儲(chǔ)在所述數(shù)據(jù)通道上到達(dá)的第一個(gè)m位數(shù)據(jù)序列；一預(yù)測(cè)電路，它從所述存儲(chǔ)的第一個(gè)m位數(shù)據(jù)序列預(yù)測(cè)在所述數(shù)據(jù)通道上應(yīng)該跟隨在所述第一個(gè)m位數(shù)據(jù)序列之后的第二個(gè)m位數(shù)據(jù)序列；以及一比較電路，它將在所述數(shù)據(jù)通道上跟隨在所述第一個(gè)m位序列之后的第三個(gè)m位數(shù)據(jù)序列與所述的第二個(gè)m位序列進(jìn)行比較，并指示所述的第二個(gè)m位序列是否匹配所述的第三個(gè)m位序列。
38.如權(quán)利要求37所述的設(shè)備，其特征在于，所述的數(shù)字電路在多個(gè)在所述數(shù)據(jù)通道上到達(dá)的連續(xù)m位數(shù)據(jù)序列上操作，且如果所述的多個(gè)第二m位序列中的每一個(gè)都匹配各個(gè)所述的多個(gè)第三m位序列中的每一個(gè)，則指示校準(zhǔn)。
39.如權(quán)利要求37所述的設(shè)備，其特征在于，還包含，在所述數(shù)據(jù)通道中的設(shè)置預(yù)定延遲值的可調(diào)節(jié)延遲元件。
40.如權(quán)利要求39所述的設(shè)備，其特征在于，如果所述的比較電路不指示所述第二和第三個(gè)m位序列的匹配，則所述的延遲元件被隨后設(shè)為新的延遲值。
41.如權(quán)利要求39所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，所述的邏輯電路在從所述的比較電路接收所述輸出之后設(shè)定新的延遲值，至少直到所述的比較電路指示在所述第二和第三m位序列之間的匹配為止。
42.如權(quán)利要求39所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，接收關(guān)于所述的第二和第三個(gè)m位序列是否匹配的指示，設(shè)置所述延遲元件的新延遲值以及重復(fù)對(duì)新延遲值的設(shè)置，并當(dāng)其跨過所述延遲元件的所有可能延遲值時(shí)接收所述的指示。
43.如權(quán)利要求42所述的設(shè)備，其特征在于，還包含一存儲(chǔ)單元，該單元存儲(chǔ)那些所述延遲元件的延遲值的指示，其中由所述的比較電路為所述的延遲元件指示匹配。
44.如權(quán)利要求43所述的設(shè)備，其特征在于，所述的邏輯電路將處于那些所存儲(chǔ)的由所述比較電路為其指示匹配的延遲值范圍內(nèi)的延遲值設(shè)定為所述延遲元件的最終延遲值。
45.如權(quán)利要求44所述的設(shè)備，其特征在于，所述的邏輯電路將所述的處于所述范圍中心或中心附近的延遲值設(shè)定為所述延遲元件的最終延遲值。
46.如權(quán)利要求37所述的設(shè)備，其特征在于，所述的第一和第二數(shù)據(jù)序列是2N位校準(zhǔn)模式的連續(xù)m位數(shù)據(jù)序列。
47.如權(quán)利要求46所述的設(shè)備，其特征在于，所述的2N位校準(zhǔn)模式是16位的校準(zhǔn)模式。
48.如權(quán)利要求46所述的設(shè)備，其特征在于，所述校準(zhǔn)模式的數(shù)據(jù)位用時(shí)鐘信號(hào)沿對(duì)準(zhǔn)，且還包含在所述數(shù)據(jù)通道中的數(shù)據(jù)鎖存器，該鎖存器在所述的第一個(gè)m位序列被存儲(chǔ)在所述寄存器中之前，用所述的時(shí)鐘信號(hào)鎖存所述第一個(gè)m位序列的數(shù)據(jù)。
49.如權(quán)利要求48所述的設(shè)備，其特征在于，當(dāng)預(yù)定的數(shù)據(jù)模式在所述的第一個(gè)m位數(shù)據(jù)序列中出現(xiàn)時(shí)，所述的預(yù)測(cè)電路產(chǎn)生所述的第二個(gè)m位數(shù)據(jù)序列的非正確預(yù)測(cè)。
50.如權(quán)利要求49所述的設(shè)備，其特征在于，所述的預(yù)定數(shù)據(jù)模式是那些相關(guān)于所述時(shí)鐘信號(hào)預(yù)定沿的預(yù)定數(shù)據(jù)模式。
51.如權(quán)利要求50所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的負(fù)向沿。
52.如權(quán)利要求50所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的正向沿。
53.如權(quán)利要求46所述的設(shè)備，其特征在于，每個(gè)所述的m位數(shù)據(jù)序列都包含偶數(shù)的數(shù)據(jù)位。
54.如權(quán)利要求53所述的設(shè)備，其特征在于，所述的偶數(shù)數(shù)據(jù)位為4。
55.如權(quán)利要求37所述的設(shè)備，其特征在于，如果所述的比較電路指示所述的第二和第三個(gè)m位序列之間匹配，則所述的數(shù)字電路指示已完成校準(zhǔn)。
56.如權(quán)利要求37所述的設(shè)備，其特征在于，所述的數(shù)據(jù)通道包括在存儲(chǔ)設(shè)備中。
57.如權(quán)利要求37所述的設(shè)備，其特征在于，所述的數(shù)據(jù)通道包括在存儲(chǔ)控制器中。
58.一種校準(zhǔn)數(shù)字電路的數(shù)據(jù)通道的設(shè)備，包括一在所述數(shù)據(jù)通道中的可調(diào)節(jié)延遲元件；一數(shù)據(jù)鎖存器，它鎖存通過使用時(shí)鐘信號(hào)的可調(diào)節(jié)延遲元件的數(shù)據(jù)；一寄存器，存儲(chǔ)在所述數(shù)據(jù)通道上到達(dá)的第一個(gè)m位數(shù)據(jù)序列，在所述第一個(gè)數(shù)據(jù)序列中的數(shù)據(jù)由所述的數(shù)據(jù)鎖存器鎖存；一預(yù)測(cè)電路，它從所述存儲(chǔ)的第一個(gè)m位數(shù)據(jù)序列預(yù)測(cè)在所述數(shù)據(jù)通道上應(yīng)該跟隨在所述第一個(gè)m位數(shù)據(jù)序列之后的第二個(gè)m位數(shù)據(jù)序列；以及一比較電路，它將在所述數(shù)據(jù)通道上跟隨在所述第一個(gè)m位序列之后的第三個(gè)m位數(shù)據(jù)序列與所述的第二個(gè)m位序列進(jìn)行比較，并指示所述的第二個(gè)m位序列是否匹配所述的第三個(gè)m位序列。
59.如權(quán)利要求58所述的設(shè)備，其特征在于，所述的數(shù)字電路在多個(gè)在所述數(shù)據(jù)通道上到達(dá)的連續(xù)m位數(shù)據(jù)序列上操作，且如果所述的多個(gè)第二m位序列中的每一個(gè)都匹配各個(gè)所述的多個(gè)第三m位序列中的每一個(gè)，則指示校準(zhǔn)。
60.如權(quán)利要求58所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，所述的邏輯電路在從所述的比較電路接收所述輸出之后設(shè)定新的延遲值，至少直到所述的比較電路指示在所述第二和第三m位序列之間的匹配為止。
61.如權(quán)利要求58所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，接收關(guān)于所述的第二和第三個(gè)m位序列是否匹配的指示，設(shè)置所述延遲元件的新延遲值以及重復(fù)對(duì)新延遲值的設(shè)置，并當(dāng)其跨過所述延遲元件的所有可能延遲值時(shí)接收所述的指示。
62.如權(quán)利要求60所述的設(shè)備，其特征在于，還包含一存儲(chǔ)單元，該單元存儲(chǔ)那些所述延遲元件的延遲值的指示，其中由所述的比較電路為所述的延遲元件指示匹配。
63.如權(quán)利要求62所述的設(shè)備，其特征在于，所述的邏輯電路將處于那些所存儲(chǔ)的由所述比較電路為其指示匹配的延遲值范圍內(nèi)的延遲值設(shè)定為所述延遲元件的最終延遲值。
64.如權(quán)利要求63所述的設(shè)備，其特征在于，所述的邏輯電路將所述的處于所述范圍中心或中心附近的延遲值設(shè)定為所述延遲元件的最終延遲值。
65.如權(quán)利要求58所述的設(shè)備，其特征在于，所述的第一和第二數(shù)據(jù)序列是2N位校準(zhǔn)模式的連續(xù)m位數(shù)據(jù)序列。
66.如權(quán)利要求65所述的設(shè)備，其特征在于，所述的2N位校準(zhǔn)模式是16位的校準(zhǔn)模式。
67.如權(quán)利要求58所述的設(shè)備，其特征在于，當(dāng)預(yù)定的數(shù)據(jù)模式在所述的第一個(gè)m位數(shù)據(jù)序列中出現(xiàn)時(shí)，所述的預(yù)測(cè)電路產(chǎn)生所述的第二個(gè)m位數(shù)據(jù)序列的非正確預(yù)測(cè)。
68.如權(quán)利要求67所述的設(shè)備，其特征在于，所述的預(yù)定數(shù)據(jù)模式是那些相關(guān)于所述時(shí)鐘信號(hào)預(yù)定沿的預(yù)定數(shù)據(jù)模式。
69.如權(quán)利要求68所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的負(fù)向沿。
70.如權(quán)利要求68所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的正向沿。
71.如權(quán)利要求58所述的設(shè)備，其特征在于，每個(gè)所述的m位數(shù)據(jù)序列都包含偶數(shù)的數(shù)據(jù)位。
72.如權(quán)利要求71所述的設(shè)備，其特征在于，所述的偶數(shù)數(shù)據(jù)位為4。
73.如權(quán)利要求58所述的設(shè)備，其特征在于，如果所述的比較電路指示所述的第二和第三個(gè)m位序列之間匹配，則所述的數(shù)字電路指示已完成校準(zhǔn)。
74.如權(quán)利要求58所述的設(shè)備，其特征在于，所述的數(shù)據(jù)通道包括在存儲(chǔ)設(shè)備中。
75.如權(quán)利要求58所述的設(shè)備，其特征在于，所述的數(shù)據(jù)通道包括在存儲(chǔ)控制器中。
76.一種基于處理器的系統(tǒng)，包括一處理器；一連接于所述處理器的存儲(chǔ)電路，至少所述的處理器和所述的存儲(chǔ)電路中有一個(gè)包括校準(zhǔn)電路，該校準(zhǔn)電路包括一寄存器，存儲(chǔ)在所述數(shù)據(jù)通道上到達(dá)的第一個(gè)m位數(shù)據(jù)序列；一預(yù)測(cè)電路，它從所述存儲(chǔ)的第一個(gè)m位數(shù)據(jù)序列預(yù)測(cè)在所述數(shù)據(jù)通道上應(yīng)該跟隨在所述第一個(gè)m位數(shù)據(jù)序列之后的第二個(gè)m位數(shù)據(jù)序列；以及一比較電路，它將在所述數(shù)據(jù)通道上跟隨在所述第一個(gè)m位序列之后的第三個(gè)m位數(shù)據(jù)序列與所述的第二個(gè)m位序列進(jìn)行比較，并指示所述的第二個(gè)m位序列是否匹配所述的第三個(gè)m位序列。
77.如權(quán)利要求76所述的設(shè)備，其特征在于，所述的數(shù)字電路在多個(gè)在所述數(shù)據(jù)通道上到達(dá)的連續(xù)m位數(shù)據(jù)序列上操作，且如果所述的多個(gè)第二m位序列中的每一個(gè)都匹配各個(gè)所述的多個(gè)第三m位序列中的每一個(gè)，則指示校準(zhǔn)。
78.如權(quán)利要求76所述的設(shè)備，其特征在于，還包含，在所述數(shù)據(jù)通道中的設(shè)置預(yù)定延遲值的可調(diào)節(jié)延遲元件。
79.如權(quán)利要求78所述的設(shè)備，其特征在于，如果所述的比較電路不指示所述第二和第三個(gè)m位序列的匹配，則所述的延遲元件被隨后設(shè)為新的延遲值。
80.如權(quán)利要求78所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，所述的邏輯電路在從所述的比較電路接收所述輸出之后設(shè)定新的延遲值，至少直到所述的比較電路指示在所述第二和第三m位序列之間的匹配為止。
81.如權(quán)利要求78所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，接收關(guān)于所述的第二和第三個(gè)m位序列是否匹配的指示，設(shè)置所述延遲元件的新延遲值以及重復(fù)對(duì)新延遲值的設(shè)置，并當(dāng)其跨過所述延遲元件的所有可能延遲值時(shí)接收所述的指示。
82.如權(quán)利要求81所述的設(shè)備，其特征在于，還包含一存儲(chǔ)單元，該單元存儲(chǔ)那些所述延遲元件的延遲值的指示，其中由所述的比較電路為所述的延遲元件指示匹配。
83.如權(quán)利要求82所述的設(shè)備，其特征在于，所述的邏輯電路將處于那些所存儲(chǔ)的由所述比較電路為其指示匹配的延遲值范圍內(nèi)的延遲值設(shè)定為所述延遲元件的最終延遲值。
84.如權(quán)利要求83所述的設(shè)備，其特征在于，所述的邏輯電路將所述的處于所述范圍中心或中心附近的延遲值設(shè)定為所述延遲元件的最終延遲值。
85.如權(quán)利要求76所述的設(shè)備，其特征在于，所述的第一和第二數(shù)據(jù)序列是2N位校準(zhǔn)模式的連續(xù)m位數(shù)據(jù)序列。
86.如權(quán)利要求85所述的設(shè)備，其特征在于，所述的2N位校準(zhǔn)模式是16位的校準(zhǔn)模式。
87.如權(quán)利要求85所述的設(shè)備，其特征在于，所述校準(zhǔn)模式的數(shù)據(jù)位用時(shí)鐘信號(hào)沿對(duì)準(zhǔn)，且還包含在所述數(shù)據(jù)通道中的數(shù)據(jù)鎖存器，該鎖存器在所述的第一個(gè)m位序列被存儲(chǔ)在所述寄存器中之前，用所述的時(shí)鐘信號(hào)鎖存所述第一個(gè)m位序列的數(shù)據(jù)。
88.如權(quán)利要求76所述的設(shè)備，其特征在于，當(dāng)預(yù)定的數(shù)據(jù)模式在所述的第一個(gè)m位數(shù)據(jù)序列中出現(xiàn)時(shí)，所述的預(yù)測(cè)電路產(chǎn)生所述的第二個(gè)m位數(shù)據(jù)序列的非正確預(yù)測(cè)。
89.如權(quán)利要求88所述的設(shè)備，其特征在于，所述的預(yù)定數(shù)據(jù)模式是那些相關(guān)于所述時(shí)鐘信號(hào)預(yù)定沿的預(yù)定數(shù)據(jù)模式。
90.如權(quán)利要求89所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的負(fù)向沿。
91.如權(quán)利要求89所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的正向沿。
92.如權(quán)利要求86所述的設(shè)備，其特征在于，每個(gè)所述的m位數(shù)據(jù)序列都包含偶數(shù)的數(shù)據(jù)位。
93.如權(quán)利要求92所述的設(shè)備，其特征在于，所述的偶數(shù)數(shù)據(jù)位為4。
94.如權(quán)利要求76所述的設(shè)備，其特征在于，如果所述的比較電路指示所述的第二和第三個(gè)m位序列之間匹配，則所述的數(shù)字電路指示已完成校準(zhǔn)。
95.如權(quán)利要求76所述的設(shè)備，其特征在于，所述的校準(zhǔn)電路包括在存儲(chǔ)設(shè)備中。
96.如權(quán)利要求76所述的設(shè)備，其特征在于，所述的校準(zhǔn)電路包括在存儲(chǔ)控制器中。
97.一種基于內(nèi)嵌式存儲(chǔ)器的處理器的系統(tǒng)，包括一處理器；在與所述處理器同一集成電路之上形成的存儲(chǔ)電路，所述的存儲(chǔ)電路包括校準(zhǔn)電路，該校準(zhǔn)電路包括一寄存器，存儲(chǔ)在所述數(shù)據(jù)通道上到達(dá)的第一個(gè)m位數(shù)據(jù)序列；一預(yù)測(cè)電路，它從所述存儲(chǔ)的第一個(gè)m位數(shù)據(jù)序列預(yù)測(cè)在所述數(shù)據(jù)通道上應(yīng)該跟隨在所述第一個(gè)m位數(shù)據(jù)序列之后的第二個(gè)m位數(shù)據(jù)序列；以及一比較電路，它將在所述數(shù)據(jù)通道上跟隨在所述第一個(gè)m位序列之后的第三個(gè)m位數(shù)據(jù)序列與所述的第二個(gè)m位序列進(jìn)行比較，并指示所述的第二個(gè)m位序列是否匹配所述的第三個(gè)m位序列。
98.如權(quán)利要求97所述的設(shè)備，其特征在于，所述的校準(zhǔn)電路在多個(gè)在所述數(shù)據(jù)通道上到達(dá)的連續(xù)m位數(shù)據(jù)序列上操作，且如果所述的多個(gè)第二m位序列中的每一個(gè)都匹配各個(gè)所述的多個(gè)第三m位序列中的每一個(gè)，則指示校準(zhǔn)。
99.如權(quán)利要求97所述的設(shè)備，其特征在于，還包含，在所述數(shù)據(jù)通道中的設(shè)置預(yù)定延遲值的可調(diào)節(jié)延遲元件。
100.如權(quán)利要求99所述的設(shè)備，其特征在于，如果所述的比較電路不指示所述第二和第三個(gè)m位序列的匹配，則所述的延遲元件被隨后設(shè)為新的延遲值。
101.如權(quán)利要求99所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，所述的邏輯電路在從所述的比較電路接收所述輸出之后設(shè)定新的延遲值，至少直到所述的比較電路指示在所述第二和第三m位序列之間的匹配為止。
102.如權(quán)利要求99所述的設(shè)備，其特征在于，還包含連接于所述比較電路的輸出的邏輯電路，其中的比較電路設(shè)置所述延遲元件的延遲值，接收關(guān)于所述的第二和第三個(gè)m位序列是否匹配的指示，設(shè)置所述延遲元件的新延遲值以及重復(fù)對(duì)新延遲值的設(shè)置，并當(dāng)其跨過所述延遲元件的所有可能延遲值時(shí)接收所述的指示。
103.如權(quán)利要求102所述的設(shè)備，其特征在于，還包含一存儲(chǔ)單元，該單元存儲(chǔ)那些所述延遲元件的延遲值的指示，其中由所述的比較電路為所述的延遲元件指示匹配。
104.如權(quán)利要求103所述的設(shè)備，其特征在于，所述的邏輯電路將處于那些所存儲(chǔ)的由所述比較電路為其指示匹配的延遲值范圍內(nèi)的延遲值設(shè)定為所述延遲元件的最終延遲值。
105.如權(quán)利要求104所述的設(shè)備，其特征在于，所述的邏輯電路將所述的處于所述范圍中心或中心附近的延遲值設(shè)定為所述延遲元件的最終延遲值。
106.如權(quán)利要求97所述的設(shè)備，其特征在于，所述的第一和第二數(shù)據(jù)序列是2N位校準(zhǔn)模式的連續(xù)m位數(shù)據(jù)序列。
107.如權(quán)利要求106所述的設(shè)備，其特征在于，所述的2N位校準(zhǔn)模式是16位的校準(zhǔn)模式。
108.如權(quán)利要求106所述的設(shè)備，其特征在于，所述校準(zhǔn)模式的數(shù)據(jù)位用時(shí)鐘信號(hào)沿對(duì)準(zhǔn)，且還包含在所述數(shù)據(jù)通道中的數(shù)據(jù)鎖存器，該鎖存器在所述的第一個(gè)m位序列被存儲(chǔ)在所述寄存器中之前，用所述的時(shí)鐘信號(hào)鎖存所述第一個(gè)m位序列的數(shù)據(jù)。
109.如權(quán)利要求97所述的設(shè)備，其特征在于，當(dāng)預(yù)定的數(shù)據(jù)模式在所述的第一個(gè)m位數(shù)據(jù)序列中出現(xiàn)時(shí)，所述的預(yù)測(cè)電路產(chǎn)生所述的第二個(gè)m位數(shù)據(jù)序列的非正確預(yù)測(cè)。
110.如權(quán)利要求109所述的設(shè)備，其特征在于，所述的預(yù)定數(shù)據(jù)模式是那些相關(guān)于所述時(shí)鐘信號(hào)預(yù)定沿的預(yù)定數(shù)據(jù)模式。
111.如權(quán)利要求110所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的負(fù)向沿。
112.如權(quán)利要求110所述的設(shè)備，其特征在于，所述的預(yù)定沿是所述時(shí)鐘信號(hào)的正向沿。
113.如權(quán)利要求106所述的設(shè)備，其特征在于，每個(gè)所述的m位數(shù)據(jù)序列都包含偶數(shù)的數(shù)據(jù)位。
114.如權(quán)利要求113所述的設(shè)備，其特征在于，所述的偶數(shù)數(shù)據(jù)位為4。
115.如權(quán)利要求97所述的設(shè)備，其特征在于，如果所述的比較電路指示所述的第二和第三個(gè)m位序列之間匹配，則所述的數(shù)字電路指示已完成校準(zhǔn)。
116.如權(quán)利要求97所述的設(shè)備，其特征在于，所述的校準(zhǔn)電路包括在存儲(chǔ)設(shè)備中。
117.如權(quán)利要求97所述的設(shè)備，其特征在于，所述的校準(zhǔn)電路包括在存儲(chǔ)控制器中。
全文摘要
本發(fā)明提供了一種使用文檔編號(hào)G11C11/407GK1636248SQ01811227
公開日2005年7月6日 申請(qǐng)日期2001年5月7日 優(yōu)先權(quán)日2000年5月10日
發(fā)明者B·基斯, B·約翰森 申請(qǐng)人:微米技術(shù)股份有限公司