專利名稱：半導(dǎo)體存儲器及其更新控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器及其更新控制電路，特別是，本發(fā)明涉及這樣一種半導(dǎo)體存儲器以及控制其更新的更新控制電路，這種半導(dǎo)體存儲器為存儲單元陣列是由與DRAM(動態(tài)隨機(jī)存取存儲器)相同的存儲單元構(gòu)成，而且，從半導(dǎo)體存儲器外部來看時(shí)，是與SRAM(靜態(tài)隨機(jī)存取存儲器)同樣的方法操作的半導(dǎo)體存儲器，與SRAM具有互換性，在SRAM中，決定存儲單元寫入定時(shí)的寫入啟動信號相對于寫入地址非同步地被提供。
并且，因?yàn)镾RAM不需要如DRAM那樣，為了不斷保持存入存儲單元的數(shù)據(jù)，所以其操作很容易，同時(shí)不需要更新，因而還具有備用狀態(tài)下的數(shù)據(jù)保持電流小的優(yōu)點(diǎn)。這樣當(dāng)然，SRAM廣泛使用于各種各樣的用途。但是，SRAM一般來說每1個(gè)存儲單元需要6個(gè)晶體管，因此，與DRAM比較無論如何也會使芯片尺寸增大，并存在價(jià)格上與DRAM相比，不能增加過高的缺點(diǎn)。
另一方面，作為地址，DRAM分成二次分別給出行地址和列地址，需要RAS(行地址選通信號)/CAS(列地址選通信號)作為規(guī)定這些地址取入定時(shí)的信號，需要用于定期地對存儲單元進(jìn)行更新的控制電路等，與SRAM相比，定時(shí)控制將復(fù)雜化。
并且，即使DRAM沒有外部來的存取，也因?yàn)樾枰麓鎯卧€存在消耗電流增加的問題?？梢哉f，DRAM存儲單元由1個(gè)電容器和1個(gè)晶體管構(gòu)成，因此用小芯片尺寸實(shí)現(xiàn)大容量化比較容易。所以，若構(gòu)成相同容量的半導(dǎo)體存儲器，則DRAM要比SRAM便宜。
盡管如此，對移動電話等代表性的移動機(jī)器所采用的半導(dǎo)體存儲器而言，迄今SRAM依然是主流。其理由是，因?yàn)槠竦囊苿与娫捴恍枰惭b簡單功能，而不需要那么大容量的半導(dǎo)體存儲器，與DRAM相比，定時(shí)控制等方面處理很容易，希望備用電流小消耗電力少，使移動電話等能夠極力延長連續(xù)通話時(shí)間和連續(xù)待機(jī)接收時(shí)間。
然而，目前，裝載非常豐富功能的移動電話正在不斷涌現(xiàn)，還能實(shí)現(xiàn)電子郵件收發(fā)、對各種視窗(sight)進(jìn)行存取的功能，從鄰近的線路等取得下載信息的功能。不但如此，就最近的移動電話來說，也安裝對因特網(wǎng)上的WEB服務(wù)器進(jìn)行存取、簡化顯示家庭網(wǎng)頁的內(nèi)容的功能，而且，可以預(yù)料，將來與現(xiàn)在的臺式個(gè)人計(jì)算機(jī)同樣，應(yīng)該可以自由地向因特網(wǎng)上的家庭網(wǎng)頁等進(jìn)行存取。
為了實(shí)現(xiàn)這樣的功能，跟現(xiàn)有的移動電話一樣，只能進(jìn)行簡單的文本顯示是不行的，用于向用戶提供多樣性多媒體信息的圖示將不可缺少。因此，產(chǎn)生需要在移動電話內(nèi)的半導(dǎo)體存儲器上，臨時(shí)性存儲從公眾網(wǎng)等上收到的大量數(shù)據(jù)。即，作為安裝以下移動機(jī)器的半導(dǎo)體存儲器，可以認(rèn)為必須條件就是象DRAM那樣的大容量。但是，由于移動機(jī)器小型輕量是絕對條件，所以，即使將半導(dǎo)體存儲器大容量化，也應(yīng)該避免機(jī)器本身大型化、增加重量。
如以所述，作為安裝移動機(jī)器的半導(dǎo)體存儲器，考慮到操作簡便和功耗，SRAM是理想的，但從大容量化的觀點(diǎn)來看，DRAM應(yīng)該是理想的。即，可以說，對移動機(jī)器而言，分別拮取SRAM和DRAM優(yōu)點(diǎn)的半導(dǎo)體存儲器是最合適的。就這種半導(dǎo)體存儲器來說，雖然使用與DRAM中所采用的相同存儲單元，但是從外部來看時(shí)，已經(jīng)可以認(rèn)為是幾乎具有與SRAM同樣規(guī)格的叫做「疑似SRAM」的DRAM。
疑似SRAM象DRAM一樣，不需要分成行地址和列地址而分別給出地址，并且因此也不需要RAS、CAS這樣的定時(shí)信號。疑似SRAM內(nèi)與通用SRAM同樣，只要一次給出地址就行，把相當(dāng)于時(shí)鐘同步型的半導(dǎo)體存儲器時(shí)鐘的片選通信號作為觸發(fā)脈沖，將地址取入內(nèi)部，進(jìn)行讀出/寫入。
不過，所謂疑似SRAM跟通用DRAM具有完全的互換性沒有限定，其多數(shù)具備用于從外部控制存儲單元更新的更新控制用端子，但還不完全在疑似SRAM外部控制更新。這樣，多數(shù)疑似SRAM跟SRAM相比較，存在不容易操作，需要額外用于更新控制電路的缺點(diǎn)。因而，在疑似SRAM外未能完成控制更新，所以，應(yīng)考慮能以跟通用SRAM完全相同方法使其操作的疑似SRAM。然而，即使這種疑似SRAM，也存在下述缺點(diǎn)。
在通用SRAM的數(shù)據(jù)寫入時(shí)，一般，首先，指定存取前的地址作為外部地址信號，其次，使寫入啟動信號活化，指示寫入狀態(tài)。而且，供給作為進(jìn)行此次寫入的數(shù)據(jù)，開始向SRAM輸入數(shù)據(jù)的輸入，然后，應(yīng)該使寫入啟動信號與非活化的信號上升邊(或下降邊)同步，確定輸入數(shù)據(jù)。
這里，使用通用SRAM之際要求的方法之一，有地址保持時(shí)間(Twr)。地址保持時(shí)間Twr，是表示存取前的地址的外部地址信號，超過規(guī)定輸入數(shù)據(jù)的取入定時(shí)的寫入啟動信號的非活化時(shí)刻，規(guī)定應(yīng)該多少長度保持同一值。通常，對通用SRAM而言，構(gòu)成上就能夠?qū)⒃摰刂繁３謺r(shí)間Twr規(guī)定為最小0秒。
但是，對現(xiàn)有的疑似SRAM而言，控制更新操作的時(shí)候，沒有充分考慮寫入啟動信號變化的定時(shí)與全部地址信號變化的定時(shí)關(guān)系。因此，例如，可以認(rèn)為在剛剛數(shù)據(jù)寫入結(jié)束后(剛剛寫入啟動信號非活化)，更新操作就開始了，這樣的場合，可以認(rèn)為外部存取地址與內(nèi)部產(chǎn)生的更新地址重合了。
這一點(diǎn)，特別是在測出地址信號變化而進(jìn)行更新操作的構(gòu)成中變成明顯的問題。作為一種對策，辦法上，可以考慮這樣來規(guī)定，即，從寫入啟動信號非活化的時(shí)刻不一會兒的期間，外部地址不變。但是，這時(shí)，作為地址保持時(shí)間，現(xiàn)在已經(jīng)規(guī)定例如數(shù)ns～數(shù)十ns等規(guī)格。這是跟通常保證0秒的通用SRAM比較大的差別，可以認(rèn)為是需要改變使用半導(dǎo)體存儲器側(cè)構(gòu)成等的課題。
為了解決上述課題，本發(fā)明提供一種半導(dǎo)體存儲器，它包括具有需要更新的多個(gè)存儲單元的存儲單元陣列；對從外部供給的存取地址指定的存儲單元進(jìn)行存取的存取電路；產(chǎn)生成為更新操作時(shí)間間隔基準(zhǔn)的更新用時(shí)鐘信號的更新用時(shí)鐘信號發(fā)生電路；檢測所述存取地址的變化，產(chǎn)生存取地址變化檢測信號的地址變化檢測電路；以及以所述更新用時(shí)鐘信號為觸發(fā)脈沖，根據(jù)所述存取地址變化檢測信號的產(chǎn)生，使用于允許更新操作的更新允許信號活化，以所述存取地址變化檢測信號的產(chǎn)生為觸發(fā)脈沖，對與更新地址對應(yīng)的存儲單元進(jìn)行更新后，實(shí)行對所述存取地址指定的存儲單元的存取的控制電路。
所述控制電路可以這樣構(gòu)成，在使所述更新允許信號活化的狀態(tài)下進(jìn)行所述更新操作后，根據(jù)所述更新用時(shí)鐘信號，僅在一定期間，使所述更新允許信號非活化，停止將所述存取地址變化檢測信號的產(chǎn)生作為觸發(fā)脈沖的更新操作。
并且，可以這樣構(gòu)成所述控制電路，在輸入寫入指示信號時(shí)，將該寫入指示信號的輸入作為觸發(fā)脈沖，進(jìn)行不依賴于所述更新允許信號的更新后，對所述存取地址指定的存儲單元進(jìn)行寫入。
并且，可以這樣構(gòu)成所述控制電路，從所述更新用時(shí)鐘信號產(chǎn)生時(shí)，直到對所述存儲單元的存取地址變化時(shí)間間隔的最大值之前的規(guī)定期間內(nèi)輸入所述寫入指示信號時(shí)，進(jìn)行將所述寫入指示信號作為觸發(fā)脈沖的更新和與其連續(xù)的寫入。
并且，可以這樣構(gòu)成所述控制電路，將所述寫入指示信號作為觸發(fā)脈沖進(jìn)行更新和與其連續(xù)寫入時(shí)，在不進(jìn)行將接著產(chǎn)生的更新用時(shí)鐘信號作為觸發(fā)脈沖的所述更新允許信號的活化，輸入所述存取地址變化檢測信號時(shí)，省略更新操作，對所述存取地址指定的存儲單元進(jìn)行存取。
并且，可以這樣構(gòu)成，將對所述存儲單元的存取地址變化時(shí)間間隔控制成為比所述更新用時(shí)鐘信號的周期要短。
并且，可以這樣構(gòu)成，還具有從外部供給、輸入用于選擇該半導(dǎo)體存儲器的片選擇信號的輸入電路，所述存取地址變化檢測電路，檢測對從外部供給的所述存儲單元的存取地址變化或該片選擇信號變化，并產(chǎn)生存取地址變化檢測信號。
并且，可以這樣構(gòu)成，寫入指示信號是具有規(guī)定脈沖寬度的脈沖信號，按該脈沖信號結(jié)束時(shí)的信號上升邊或下降邊變化的定時(shí)，確定所述存儲單元的數(shù)據(jù)。
并且，可以這樣構(gòu)成所述控制電路，對所述存儲單元的存取地址變化，沒有根據(jù)所述更新用時(shí)鐘信號在規(guī)定期間產(chǎn)生時(shí)，根據(jù)所述更新用時(shí)鐘信號，在規(guī)定周期，對與所述更新地址對應(yīng)的存儲單元進(jìn)行更新操作。
進(jìn)而本發(fā)明提供一種半導(dǎo)體存儲器，包括具有需要更新的多個(gè)存儲單元的存儲單元陣列；對從外部供給的存取地址指定的存儲單元進(jìn)行存取的存取電路；生成成為所述更新對象指定存儲單元的更新地址生成電路；以及從所述存取地址變化起經(jīng)過規(guī)定時(shí)間以后，對該存取地址指定的存儲單元實(shí)行數(shù)據(jù)讀出，接著進(jìn)行與所述更新地址對應(yīng)的存儲單元的更新操作，在數(shù)據(jù)寫入時(shí)還對所述存取地址指定的存儲單元實(shí)行數(shù)據(jù)寫入操作的控制電路。
進(jìn)而本發(fā)明提供一種控制存儲單元更新操作的更新控制電路，產(chǎn)生成為更新操作的時(shí)間間隔基準(zhǔn)的更新用時(shí)鐘信號，根據(jù)所述更新用時(shí)鐘信號，控制實(shí)行或不實(shí)行響應(yīng)存取地址變化發(fā)生的更新操作。
可以這樣構(gòu)成，進(jìn)行響應(yīng)所述存取地址變化的更新操作后，根據(jù)所述更新用時(shí)鐘信號，在一定期間，不實(shí)行響應(yīng)所述存取地址變化的更新操作。
并且，可以這樣構(gòu)成，在輸入寫入指示信號時(shí)，不管所述更新用時(shí)鐘信號，進(jìn)行將所述寫入指示信號的輸入作為觸發(fā)脈沖的更新操作。
并且，可以這樣構(gòu)成，從產(chǎn)生所述更新用時(shí)鐘信號時(shí)起直到對所述存儲單元的存取地址變化時(shí)間間隔的最大值之前的規(guī)定期間內(nèi)輸入所述寫入指示信號時(shí)，進(jìn)行將所述寫入指示信號作為觸發(fā)脈沖的更新操作。
并且，可以這樣構(gòu)成，進(jìn)行將所述寫入指示信號作為觸發(fā)脈沖的更新操作，接著產(chǎn)生所述更新用時(shí)鐘信號時(shí)，省略響應(yīng)所述存取地址變化的更新操作。
并且，可以這樣構(gòu)成，控制對所述存儲單元的存取地址變化時(shí)間間隔，使其比所述更新用時(shí)鐘信號的周期還要短。
并且，可以這樣構(gòu)成，在所述存取地址變化，未根據(jù)所述更新用時(shí)鐘信號，在規(guī)定期間產(chǎn)生時(shí)，根據(jù)所述更新用時(shí)鐘信號，以規(guī)定周期進(jìn)行更新操作。
圖2是表示該實(shí)施例的半導(dǎo)體存儲器重要部分詳細(xì)構(gòu)成的電路圖。
圖3是表示該實(shí)施例的半導(dǎo)體存儲器中，用更新控制信號REFA實(shí)施更新場合的操作定時(shí)圖。
圖4是表示該實(shí)施例的半導(dǎo)體存儲器中，根據(jù)寫入啟動信號/WE的輸入，用更新控制信號REFW實(shí)施更新場合的操作定時(shí)圖。
圖5是表示該實(shí)施例的半導(dǎo)體存儲器中，圖4所示操作細(xì)節(jié)的定時(shí)圖。
圖6是表示本發(fā)明半導(dǎo)體存儲器的其它存取控制定時(shí)的定時(shí)圖。
ATD(Address Transition Detector地址變化檢測)電路3是片選擇信號/CS有效(“L”電平)的場合，即使內(nèi)部地址L_ADD任一位有變化，將沖息(one-shot)的脈沖信號輸出給地址變化檢測信號ATD。并且，在片選擇信號/CS變化有效的場合，ATD電路3給地址變化檢測信號ATD產(chǎn)生沖息脈沖。另外，片選擇信號/CS是在存取

圖1所示的半導(dǎo)體存儲器的場合有效的選擇信號。并且，信號名的前面附加的記號“/”，意思是負(fù)邏輯信號。
ATD電路3由綜合邏輯電路構(gòu)成，對內(nèi)部地址L_ADD各位中最初有了變化的位，首先產(chǎn)生沖息脈沖，該最初的沖息脈沖產(chǎn)生的期間中，其它位有變化的場合，要與已經(jīng)產(chǎn)生的沖息脈沖重新合成產(chǎn)生后的沖息脈沖。這樣一來，地址“Address”中即使存在偏離(skew)，沖息脈沖的脈沖寬度也僅限于延長地址“Address”的偏離部分，一次地址變化不會產(chǎn)生多個(gè)沖息脈沖。因此，不擔(dān)心產(chǎn)生存儲單元數(shù)據(jù)受破壞的問題。并且，在由ATD電路3輸出的地址變化檢測信號ATD的沖息脈沖出現(xiàn)的期間實(shí)現(xiàn)更新，因此，該沖息信號的脈沖寬度設(shè)定為完成1字線部分的更新所需要的時(shí)間以上是所希望的。
更新控制電路4內(nèi)設(shè)有更新發(fā)生電路43和定時(shí)器41等。更新控制電路4利用這些和地址變化檢測信號ATD、寫入啟動信號/WE、及控制信號CWO，生成更新控制信號REFA、REFW，控制半導(dǎo)體存儲器內(nèi)部的更新，在半導(dǎo)體存儲器內(nèi)部自動地發(fā)生更新地址和更新定時(shí)，實(shí)現(xiàn)與通用DRAM中的單元更新同樣的更新。這里，更新發(fā)生電路43順序生成用于更新DRAM存儲單元的更新地址R_ADD。另外，更新地址R_ADD具有與地址“Address”所含有的行地址相同的位寬度。
多路轉(zhuǎn)換器5(圖中「MUX」)根據(jù)地址變化檢測信號ATD和后述的更新控制信號REFA、REFW，要是更新控制信號REFW為“L”電平而且地址變化檢測信號ATD為“L”電平或更新控制信號REFA為“L”電平的話，就選擇內(nèi)部地址L_ADD內(nèi)含有的行地址，作為地址M_ADD輸出。另一方面，要是更新控制信號REFA為“H”電平而且地址變化檢測信號ATD為“H”電平，或者更新控制信號REFW為“H”電平的話，就選擇更新地址R_ADD作為地址M_ADD輸出。
接著，存儲單元陣列6是與通用DRAM同樣的存儲單元陣列，在行方向、列方向各自通向字線、位線(或位線對，以下同樣)，跟DRAM同樣由一個(gè)晶體管和一個(gè)電容器構(gòu)成的存儲單元配置在字線與位線的交點(diǎn)位置，形成行列狀。
行譯碼器7是行啟動信號RE為“H”電平時(shí)，對地址M_ADD進(jìn)行譯碼，使由該地址M_ADD指定的字線活化。另外，當(dāng)行啟動信號RE為“L”電平時(shí)，行譯碼器7也就不使任何一個(gè)字線活化。列譯碼器8是列啟動信號CE變成“H”電平時(shí)對內(nèi)部地址L_ADD內(nèi)含有的列地址進(jìn)行譯碼，生成用于選擇由該內(nèi)部地址L_ADD指定位線的列選擇信號。另外，在列啟動信號CE為“L”電平時(shí)，列譯碼器8也就不生成與任何一條位線對應(yīng)的列選擇信號。
讀出放大器-復(fù)原電路9由圖中省略示出的讀出放大器、列開關(guān)和預(yù)充電電路構(gòu)成。其中，列開關(guān)連接由列譯碼器8輸出的列選擇信號所指定的讀出放大器與總線WRB之間。讀出放大器是讀出放大器啟動信號SE為“H”電平時(shí)，將在地址“Address”特定的存儲單元所連接的位線電位讀出并放大，輸出給總線WRB，或者，供給總線WRB的寫入數(shù)據(jù)經(jīng)由位線，寫入存儲單元內(nèi)。預(yù)充電電路是預(yù)充電啟動信號PE為“H”電平時(shí)，將位線的電位預(yù)充電到規(guī)定電位(例如電源電位的1/2)。
I/O(輸入/輸出)緩沖器10，根據(jù)控制信號CWO的電平，如該信號為“H”電平，就用輸出緩沖器，對總線WRB上的讀出數(shù)據(jù)進(jìn)行緩沖，從總線I/O向半導(dǎo)體存儲器外部輸出。并且，I/O緩沖器10在該信號為“L”電平時(shí)，就使輸出緩沖器處于浮置狀態(tài)，用輸入緩沖器，對從半導(dǎo)體存儲器外部供給總線I/O的寫入數(shù)據(jù)進(jìn)行緩沖，送給總線WRB。即，要是控制信號CWO為“H”電平就是讀出，要是“L”電平就是寫入。接著，R/W(讀/寫)控制電路11根據(jù)片選擇信號/CS、寫入啟動信號/WE和輸出啟動信號OE，生成控制信號CWO。
鎖存控制電路12根據(jù)地址變化檢測信號ATD和列啟動信號CE，生成決定地址“Address”鎖存定時(shí)的上述鎖存控制信號LC。行控制電路13根據(jù)更新控制信號REFA、更新控制信號REFW、地址變化檢測信號ATD和寫入啟動信號/WE，生成行啟動信號RE、讀出放大器啟動信號SE、預(yù)充電啟動信號PE和控制信號CC。列控制電路14根據(jù)該控制信號CC，生成列啟動信號CE。
升壓電源15是把加到存儲單元陣列6內(nèi)的字線上的升壓電位供給行譯碼器7的電源。并且，襯底電壓發(fā)生電路16是形成存儲單元陣列6的各存儲單元的阱(well)或產(chǎn)生加到半導(dǎo)體襯底的襯底電壓的電路。進(jìn)而，更新電壓發(fā)生電路17產(chǎn)生基準(zhǔn)電壓(例如電源電位的1/2＝1/2Vcc)，用于存儲單元陣列6、讀出放大器-復(fù)原電路9內(nèi)的讀出放大器或預(yù)充電電路-均衡電路。
這里，向更新控制電路4、升壓電源15、襯底電壓發(fā)生電路16和更新電壓發(fā)生電路17供給功率降低控制信號“PowerDown”。該功率降低控制信號“PowerDown”是用于從半導(dǎo)體存儲器外部，指定半導(dǎo)體存儲器變成功率降低狀態(tài)(備用狀態(tài))時(shí)的模式信號。
本實(shí)施例中存儲單元自身是與DRAM同樣的，所以，象SRAM一樣在備用狀態(tài)下，不能簡單地停止給半導(dǎo)體存儲器內(nèi)的電路各部分供電，即使備用狀態(tài)，為了保持存儲單元的數(shù)據(jù)，也需要繼續(xù)向更新操作所需要的電路供給電源。即，本實(shí)施例的半導(dǎo)體存儲器關(guān)于備用狀態(tài)，不可以完全因與SRAM的互換性，設(shè)置幾種備用狀態(tài)下的模式，一邊完成與SRAM的互換性限制，一邊也設(shè)置對已有的SRAM等不存在的這種模式。
也就是說，除正常的操作模式外，本實(shí)施例準(zhǔn)備三種備用模式1～3。在備用模式1，向所有更新控制電路4、升壓電源15、襯底電壓發(fā)生電路16和更新電壓發(fā)生電路17供給電源，即使片選擇信號/CS為無效(備用狀態(tài))時(shí)也能進(jìn)行更新操作。在備用模式2，只停止對四種電路之中的更新控制電路4供電，在備用狀態(tài)下停止更新操作。在備用狀態(tài)3，停止對全部四種電路供電，在備用狀態(tài)下完全停止向不需要的電路供給電源。
由于設(shè)置以上這樣的備用模式，根據(jù)應(yīng)用半導(dǎo)體存儲器的機(jī)器及其使用環(huán)境，現(xiàn)在已經(jīng)可以從半導(dǎo)體存儲器外部極其細(xì)致地控制在備用狀態(tài)下要不要保持?jǐn)?shù)據(jù)、返回活化狀態(tài)的恢復(fù)時(shí)間、電流消耗量等。另外，因?yàn)楣β式档涂刂菩盘枴癙owerDown”并不是必須的功能，省去也行，這樣一來，就能完全保證通用SRAM與I/O引線的互換性。
接著，參照圖2，說明有關(guān)圖1中所示的更新控制電路4的構(gòu)成。圖2所示的更新控制電路4包括產(chǎn)生更新用時(shí)鐘信號的定時(shí)器41，形成一次進(jìn)行更新的單位行地址部分(本實(shí)施例中為1行部分)的更新操作時(shí)間間隔基準(zhǔn)；控制器42，根據(jù)更新用時(shí)鐘信號、地址變化檢測信號ATD、寫入啟動信號/WE、及控制信號CWO，生成更新控制信號REFA、REFW；更新發(fā)生電路43，對由控制器42供給的更新操作的實(shí)行進(jìn)行指示的控制信號產(chǎn)生次數(shù)進(jìn)行計(jì)數(shù)，邊順序更新邊生成更新地址R_ADD。
更新控制信號REFA是伴隨從半導(dǎo)體存儲器外部來的存取請求，用于控制是否進(jìn)行更新的信號。即，如該信號為“H”電平，就變成允許更新操作的狀態(tài)，在根據(jù)該存取請求引起的地址變化檢測信號ATD的上升邊，對行啟動信號RE產(chǎn)生沖息脈沖，啟動更新。相反，如該信號為“L”電平，即使對地址變化檢測信號ATD產(chǎn)生沖息脈沖，在行啟動信號RE上也沒有產(chǎn)生沖息脈沖。更新控制信號REFA是根據(jù)更新用時(shí)鐘信號用于實(shí)行單元更新的信號。但是，本實(shí)施例中，還要利用更新控制信號REFW，根據(jù)活化寫入啟動信號/WE的定時(shí)進(jìn)行更新操作的控制。這個(gè)方面，在后述的定時(shí)器輸出周期Tr(參照圖3)內(nèi)一次也沒有存取的場合等，即使不需要更新時(shí)，也要進(jìn)行更新?？梢酝ㄟ^把正的沖息脈沖送給該更新控制信號REFW，強(qiáng)制性地給行啟動信號RE產(chǎn)生沖息脈沖，啟動更新。
另外，圖2中，關(guān)于跟功率降低控制信號“PowerDown”等其它控制信號對應(yīng)的構(gòu)成，圖中省略了示出。
參照圖3和圖4，說明有關(guān)控制更新控制電路4的更新操作。圖3是自上起順序表示定時(shí)器41的輸出、地址“Address”、更新操作的定時(shí)、更新控制信號REFA的各信號或操作狀態(tài)變化的定時(shí)圖，并表示圖中未示出的片選擇信號/CS變成“L”電平，在選定該芯片的狀態(tài)下，進(jìn)行數(shù)據(jù)讀出場合的操作例。另一方面，圖4是自上起順序表示定時(shí)器41的輸出、地址“Address”、寫入啟動信號/WE、更新操作定時(shí)、更新控制信號REFA、REFW的各信號或操作狀態(tài)的變化定時(shí)圖，并表示圖中未示出的片選擇信號/CS變成“L”電平，在選定該芯片的狀態(tài)下，根據(jù)寫入啟動信號/WE進(jìn)行數(shù)據(jù)寫入場合的操作例。這里，寫入啟動信號/WE是“L”電平下指示寫入的外部信號，本實(shí)施例中，已經(jīng)變成在寫入啟動信號/WE的下降邊，開始數(shù)據(jù)寫入(或取入)，并控制各部分以便在上升邊確定數(shù)據(jù)。
圖3所示的定時(shí)器輸出的周期Tr，因?yàn)槠湟粋€(gè)周期內(nèi)，一次進(jìn)行一行地址部分的更新，要設(shè)定成為保持全部存儲單元數(shù)據(jù)的值。并且，圖3的例子中，從外部輸入地址“Address”信號的多個(gè)變化時(shí)間間隔被控制成使其比最大存儲器存取周期Tcyc max還要短。最大存儲器存取周期Tcyc max是多次連續(xù)對存儲器進(jìn)行存取的場合規(guī)定各次存取的間隔最大值的規(guī)格，并設(shè)定為比定時(shí)器輸出周期Tr要短的時(shí)間。這里，在定時(shí)器輸出周期Tr的時(shí)間內(nèi)平均實(shí)行一次更新，則全體的更新次數(shù)就足夠了。因而，本實(shí)施例中，在周期Tr的最初一個(gè)周期的定時(shí)，把更新控制信號REFA控制在“H”電平，在該周期內(nèi)實(shí)行一次更新的場合，使更新控制信號REFA，由“H”電平變成“L”電平，在下一個(gè)周期Tr再次控制在“H”電平前，要進(jìn)行更新。但是，更新總次數(shù)的控制并不限于該狀態(tài)。并且，雖然圖3和圖4中沒有表示出來，但是，周期Tr內(nèi)一次也沒有產(chǎn)生地址變化的場合，規(guī)定在該周期最后的時(shí)刻產(chǎn)生更新控制信號REFW并實(shí)行單元更新。
圖3中，①表示根據(jù)定時(shí)器輸出，更新控制信號REFA恢復(fù)為“H”電平的定時(shí)。因此，能夠?qū)崿F(xiàn)表示地址“Address”變化的圖中未示出地址變化檢測信號ATD的沖息脈沖引起的更新。②表示以地址“Address”的變化為觸發(fā)脈沖(根據(jù)圖中未示出的地址變化檢測信號ATD的沖息脈沖)實(shí)行更新以后，此后將不需要更新，所有更新控制信號REFA恢復(fù)為“L”電平的定時(shí)。另一方面，圖3中，在時(shí)刻tc、tc、…或td，雖然發(fā)生地址“Address”變化，但在這些時(shí)刻，更新控制信號REFA變成了“L”電平，因而不實(shí)行更新。
接著，參照圖4，說明有關(guān)數(shù)據(jù)寫入時(shí)的更新操作。圖4所示的例子中，寫入啟動信號/WE(或控制信號CWO)為“H”電平期間是數(shù)據(jù)讀出時(shí)間，“L”電平期間是數(shù)據(jù)寫入時(shí)間。在圖4的定時(shí)①和②的時(shí)刻，實(shí)行跟圖3的定時(shí)①和②相同的操作。在下一個(gè)定時(shí)③的時(shí)刻，與寫入啟動信號/WE下降的定時(shí)同步并給更新控制信號REFW產(chǎn)生沖息脈沖。而且，與該更新控制信號REFW的發(fā)生同步實(shí)行更新操作。這時(shí)，在同一定時(shí)器輸出周期Tr內(nèi)，雖然已經(jīng)實(shí)行在更新控制信號REFA的定時(shí)①和②的更新操作，但是寫入啟動信號/WE在從讀出到寫入變化的最初定時(shí)，變成了產(chǎn)生更新控制信號REFW，以便強(qiáng)制性地進(jìn)行更新。在該③時(shí)刻的更新，可以看作在下一次定時(shí)器輸出周期Tr的更新前推翻實(shí)行，而在下一定時(shí)器輸出開始時(shí)(在定時(shí)④時(shí)刻)，將更新控制信號REFA設(shè)為“L”電平。停止在下一次定時(shí)器輸出周期Tr的更新操作，例如，在脈沖P1定時(shí)不實(shí)行更新操作。
接著，就定時(shí)⑤而言，在定時(shí)③的更新中，對于該定時(shí)器輸出周期內(nèi)的更新變成了不要實(shí)行，從下一個(gè)周期的開始觸發(fā)(A)例如最大存儲器存取周期Tcyc max內(nèi)發(fā)生的寫入操作，將寫入啟動信號/WE的下降邊作為觸發(fā)脈沖，產(chǎn)生更新控制信號REFW，實(shí)行更新操作。即，自各定時(shí)器輸出周期Tr的開始時(shí)刻起，在從定時(shí)輸出周期Tr經(jīng)過相當(dāng)于減去最大存儲器存取周期Tcyc max的值的時(shí)間T1(T1＝定時(shí)器輸出周期Tr-最大存儲器存取周期Tcyc max)以后的時(shí)間內(nèi)，產(chǎn)生寫入啟動信號/WE下降邊的場合，即使更新控制信號REFA為“L”電平，也要產(chǎn)生更新控制信號REFW。因此，連續(xù)寫入數(shù)據(jù)的期間(最大存儲器存取周期Tcyc max內(nèi)重復(fù)寫入數(shù)據(jù)的期間)，不再根據(jù)更新控制信號REFA和地址變化檢測信號ATD來實(shí)行更新。另外，產(chǎn)生更新控制信號REFW的定時(shí)，不是限制在由上述這種最大存儲器存取周期Tcyc max決定的時(shí)間范圍內(nèi)。例如，在各個(gè)更新周期，更新控制信號REFA為“H”電平時(shí)啟動的更新和隨之進(jìn)行的讀出或?qū)懭胍院筝斎氲娜魏螌懭雴有盘?WE的下降邊使其產(chǎn)生等，在先于上述定時(shí)的時(shí)刻，產(chǎn)生更新控制信號REFW也行。
接著參照圖5詳細(xì)說明圖4所示時(shí)刻t10～t11數(shù)據(jù)寫入時(shí)的操作。圖5是表示在圖4的時(shí)刻t10～t11的操作波形定時(shí)圖。把數(shù)據(jù)寫入時(shí)的字線表示作為正常字線，把更新時(shí)的字線表示為更新字線。正常字線由內(nèi)部地址L_ADD決定，更新字線由更新地址R_ADD決定。圖5中，正常字線和更新字線是表示操作的字線，而也存在于同一場合。與寫入啟動信號/WE的下降邊同步，更新控制信號REFW為上升邊，與其同步使更新字線活化。這里，連接到活化后的字線上的多個(gè)存儲單元一并被更新。接著，更新控制信號REFW為下降邊的話，與其同步使正常字線活化。而且，在寫入啟動信號/WE信號為上升邊的時(shí)刻，從總線WRB通過讀出放大器和經(jīng)由位線供給的數(shù)據(jù)來確定存儲單元的數(shù)據(jù)。
另外，圖5中，Tcyc是存儲器存取周期，Twp是寫脈沖寬度，Tskew是地址偏離時(shí)間，Twr是地址保持時(shí)間。本實(shí)施例中，數(shù)據(jù)寫入后的下一個(gè)地址變化點(diǎn)(圖5的時(shí)刻t11)，停止由更新控制信號REFA引起的更新，因而不會伴隨如虛線所示那樣的更新操作而來的地址變化發(fā)生。所以，即使假設(shè)地址保持時(shí)間Twr為0秒，對與寫入啟動信號/WE的上升邊同步的數(shù)據(jù)也能穩(wěn)定實(shí)施確定操作。
接著，參照圖6說明本發(fā)明半導(dǎo)體存儲器的數(shù)據(jù)存取的其它控制形式。圖6所示的定時(shí)圖是分為上下表示與地址“Address”變化的同一定時(shí)對應(yīng)的讀出時(shí)和寫入時(shí)的操作。
就圖6所示的操作而言，在地址“Address”的偏離(圖示的Tskew期間)結(jié)束的時(shí)刻，寫入啟動信號/WE為非活化狀態(tài)(“H”電平)的場合，可以看作根據(jù)外部地址“Address”的寫入啟動信號/WE并開始讀出。而且，寫入啟動信號/WE在原封不動的狀態(tài)下沒有被活化的場合，根據(jù)內(nèi)部地址L_ADD使正常字線活化，實(shí)行數(shù)據(jù)讀出操作，輸出數(shù)據(jù)。接著，根據(jù)內(nèi)部地址L_ADD開始存取后，在數(shù)據(jù)讀出中盡管經(jīng)過必要的規(guī)定時(shí)間，也根據(jù)更新地址R_ADD實(shí)行對更新字線的更新操作。
另一方面，然后在使寫入啟動信號/WE活化的場合，根據(jù)內(nèi)部地址L_ADD使正常字線活化實(shí)行數(shù)據(jù)讀出操作以后，實(shí)行對更新地址R_ADD的更新字線進(jìn)行更新操作。接著，盡管在更新操作中經(jīng)過必要的時(shí)間，但對與內(nèi)部地址L_ADD對應(yīng)的存儲單元實(shí)施數(shù)據(jù)的讀出操作。
如以上那樣，根據(jù)圖6所示的操作，與上述實(shí)施例同樣在數(shù)據(jù)讀出操作之前實(shí)行更新操作，因而，可以把寫入時(shí)的地址保持時(shí)間(Twr)大約設(shè)定為零。進(jìn)而，本實(shí)施例中，讀出時(shí)，從地址偏離結(jié)束后的時(shí)刻起開始讀出操作，同時(shí)數(shù)據(jù)讀出后實(shí)行更新操作，因而可以縮短讀出時(shí)的存取時(shí)間。
另外，上述各實(shí)施例說過的更新操作的定時(shí)控制，也可以應(yīng)用于現(xiàn)有的疑似SRAM、DRAM等已有半導(dǎo)體存儲器，并且不限于各實(shí)施例中提到的通用SRAM規(guī)格的疑似SRAM。并且，各實(shí)施例中假定寫入啟動信號/WE為負(fù)邏輯，同時(shí)要根據(jù)脈沖的下降邊進(jìn)行更新，然而讓脈沖邏輯倒過來使其上升邊進(jìn)行更新也行。這對于地址變化檢測信號ATD等，除寫入啟動信號/WE以外的各信號也完全同樣。
進(jìn)而，由存儲單元陣列和外圍電路構(gòu)成的整個(gè)半導(dǎo)體存儲器電路，既可以是裝配到單個(gè)芯片上這樣的形式，或者也可以是將整個(gè)電路劃分幾個(gè)功能塊，在操作的芯片上裝配各功能塊這樣的形式。后者的場合，例如，把存儲單元陣列和外圍電路設(shè)置到各個(gè)芯片上，形成混裝IC的形式也行，并且，在與存儲器芯片不同的芯片上僅設(shè)置外圍電路中的更新控制電路4，形成混裝IC這樣的形式也行。
以上，說明了本發(fā)明的實(shí)施例，但本發(fā)明不限于這些實(shí)施例，不脫離本發(fā)明宗旨范圍的設(shè)計(jì)變更等也都包括在本發(fā)明中。
產(chǎn)業(yè)上的使用可能性如以上說明的那樣，按照本發(fā)明，由于設(shè)置更新用時(shí)鐘信號發(fā)生電路，產(chǎn)生更新用時(shí)鐘信號，構(gòu)成更新操作時(shí)間間隔基準(zhǔn)；地址變化檢測電路，檢測存取地址的變化，產(chǎn)生存取地址變化檢測信號；控制電路，以更新用時(shí)鐘信號為觸發(fā)脈沖，根據(jù)存取地址變化檢測信號的產(chǎn)生，使用于允許更新操作的更新允許信號活化，以存取地址變化檢測信號的產(chǎn)生為觸發(fā)脈沖，對與更新地址對應(yīng)的存儲單元進(jìn)行更新后，對表示存取地址的存儲單元實(shí)行存取，因此就不會產(chǎn)生因更新而影響正常存取，或者因連續(xù)存取而不能更新的問題。
并且，就本發(fā)明來說，在上述更新允許信號活化的狀態(tài)下進(jìn)行更新操作后，根據(jù)更新用時(shí)鐘信號，僅在一定期間使更新允許信號非活化，停止把存取地址變化檢測信號的產(chǎn)生作為觸發(fā)脈沖的更新操作。因此，變成不在地址變化的時(shí)刻，實(shí)行后續(xù)的存取更新操作，獲得能夠達(dá)到數(shù)據(jù)寫入時(shí)的地址保持時(shí)間Twr規(guī)格與通用SRAM等同的效果。
并且，在本發(fā)明另外的方案中，由于設(shè)置控制電路，從存取地址變化起經(jīng)過規(guī)定時(shí)間以后，對該存取地址指定的存儲單元實(shí)行數(shù)據(jù)讀出操作，接著進(jìn)行與更新地址對應(yīng)存儲單元的更新操作，數(shù)據(jù)寫入時(shí)，再對存取地址指定的存儲單元實(shí)行數(shù)據(jù)寫入操作，因而就不在地址變化時(shí)刻，實(shí)行后續(xù)存取的更新操作，并可使數(shù)據(jù)寫入時(shí)的地址保持時(shí)間Twr規(guī)格與通用SRAM等同。并且，由于自地址偏離結(jié)束的時(shí)刻起開始讀出操作，因而能夠縮短讀出時(shí)的存取時(shí)間。
權(quán)利要求
1.一種半導(dǎo)體存儲器，其特征是，包括具有需要更新的多個(gè)存儲單元的存儲單元陣列；對從外部供給的存取地址指定的存儲單元進(jìn)行存取的存取電路；產(chǎn)生成為更新操作時(shí)間間隔基準(zhǔn)的更新用時(shí)鐘信號的更新用時(shí)鐘信號發(fā)生電路；檢測所述存取地址的變化，產(chǎn)生存取地址變化檢測信號的地址變化檢測電路；以所述更新用時(shí)鐘信號為觸發(fā)脈沖，根據(jù)所述存取地址變化檢測信號的產(chǎn)生，使用于允許更新操作的更新允許信號活化，以所述存取地址變化檢測信號的產(chǎn)生為觸發(fā)脈沖，對與更新地址對應(yīng)的存儲單元進(jìn)行更新后，實(shí)行對所述存取地址指定的存儲單元進(jìn)行存取的控制電路。
2.按照權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，所述控制電路，在使所述更新允許信號活化的狀態(tài)下進(jìn)行所述更新操作后，根據(jù)所述更新用時(shí)鐘信號，僅在一定期間使所述更新允許信號非活化，停止將所述存取地址變化檢測信號的產(chǎn)生作為觸發(fā)脈沖的更新操作。
3.按照權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，所述控制電路，在輸入寫入指示信號時(shí)，以該寫入指示信號的輸入為觸發(fā)脈沖，進(jìn)行不依賴于所述更新允許信號的更新后，對所述存取地址指定的存儲單元進(jìn)行寫入。
4.按照權(quán)利要求3所述的半導(dǎo)體存儲器，其特征是，所述控制電路，從所述更新用時(shí)鐘信號產(chǎn)生時(shí)直到對所述存儲單元的存取地址變化時(shí)間間隔的最大值之前的規(guī)定期間內(nèi)輸入所述寫入指示信號時(shí)，進(jìn)行將所述寫入指示信號作為觸發(fā)脈沖的更新和與其連續(xù)的寫入。
5.按照權(quán)利要求3所述的半導(dǎo)體存儲器，其特征是，所述控制電路，將所述寫入指示信號作為觸發(fā)脈沖進(jìn)行更新和與其連續(xù)寫入時(shí)，在不進(jìn)行將接著產(chǎn)生的更新用時(shí)鐘信號作為觸發(fā)脈沖的所述更新允許信號的活化，輸入所述存取地址變化檢測信號時(shí)，省略更新操作，對所述存取地址指定的存儲單元進(jìn)行存取。
6.按照權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，將對所述存儲單元的存取地址變化時(shí)間間隔控制為比所述更新用時(shí)鐘信號的周期短。
7.按照權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，還具有從外部供給，輸入用于選擇該半導(dǎo)體存儲器的片選擇信號的輸入電路，所述存取地址變化檢測電路，檢測對從外部供給的所述存儲單元的存取地址變化或該片選擇信號變化，并產(chǎn)生存取地址變化檢測信號。
8.按照權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，所述寫入指示信號是具有規(guī)定脈沖寬度的脈沖信號，在該脈沖信號結(jié)束時(shí)的信號上升邊或下降邊變化的定時(shí)時(shí)刻，確定所述存儲單元的數(shù)據(jù)。
9.按照權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，所述控制電路，對所述存儲單元的存取地址變化，沒有根據(jù)所述更新用時(shí)鐘信號在規(guī)定期間產(chǎn)生時(shí)，根據(jù)所述更新用時(shí)鐘信號，在規(guī)定周期，對與所述更新地址對應(yīng)的存儲單元實(shí)行更新操作。
10.一種半導(dǎo)體存儲器，其特征是，包括具有需要更新的多個(gè)存儲單元的存儲單元陣列；對從外部供給的存取地址指定的存儲單元進(jìn)行存取的存取電路；生成成為所述更新對象指定存儲單元的更新地址生成電路；以及從所述存取地址變化起經(jīng)過規(guī)定時(shí)間以后，對該存取地址指定的存儲單元實(shí)行數(shù)據(jù)讀出，接著進(jìn)行與所述更新地址對應(yīng)的存儲單元的更新操作，在數(shù)據(jù)寫入時(shí)還對所述存取地址指定的存儲單元實(shí)行數(shù)據(jù)寫入操作的控制電路。
11.一種更新控制電路，控制存儲單元更新操作，其特征是，產(chǎn)生成為更新操作的時(shí)間間隔基準(zhǔn)的更新用時(shí)鐘信號；以及根據(jù)所述更新用時(shí)鐘信號，控制實(shí)行或不實(shí)行響應(yīng)存取地址變化而發(fā)生的更新操作。
12.按照權(quán)利要求11所述的更新操作控制電路，其特征是，進(jìn)行響應(yīng)所述存取地址變化的更新操作后，根據(jù)所述更新用時(shí)鐘信號，在一定期間，不實(shí)行響應(yīng)所述存取地址變化的更新操作。
13.按照權(quán)利要求11所述的更新操作控制電路，其特征是，在輸入寫入指示信號時(shí)，不管所述更新用時(shí)鐘信號，進(jìn)行將所述寫入指示信號的輸入作為觸發(fā)脈沖的更新操作。
14.按照權(quán)利要求11所述的更新操作控制電路，其特征是，從產(chǎn)生所述更新用時(shí)鐘信號時(shí)起直到對所述存儲單元的存取地址變化時(shí)間間隔的最大值之前的規(guī)定期間內(nèi)輸入所述寫入指示信號的時(shí)候，進(jìn)行將所述寫入指示信號作為觸發(fā)脈沖的更新操作。
15.按照權(quán)利要求13所述的更新操作控制電路，其特征是，進(jìn)行將所述寫入指示信號作為觸發(fā)脈沖的更新操作，接著產(chǎn)生所述更新用時(shí)鐘信號時(shí)，省略響應(yīng)所述存取地址變化的更新操作。
16.按照權(quán)利要求11所述的更新操作控制電路，其特征是，將對所述存儲單元的存取地址變化時(shí)間間隔控制成比所述更新用時(shí)鐘信號的周期還要短。
17.按照權(quán)利要求11所述的更新操作控制電路，其特征是，在所述存取地址變化，未按照所述更新用時(shí)鐘信號在規(guī)定期間產(chǎn)生時(shí)，根據(jù)所述更新用時(shí)鐘信號，以規(guī)定周期進(jìn)行更新操作。
全文摘要
防止因更新而影響正常存取或者因連續(xù)寫入而不能更新的問題。一種半導(dǎo)體存儲器，產(chǎn)生構(gòu)成一行地址部分的更新操作時(shí)間間隔基準(zhǔn)的時(shí)鐘信號作為更新用時(shí)鐘信號；檢測對從外部供給的存儲單元的地址“Address”變化，以該檢測信號的產(chǎn)生為觸發(fā)脈沖，對與更新地址對應(yīng)的存儲單元進(jìn)行更新后，對存取地址指定的存儲單元實(shí)行存取，在輸入寫入啟動信號/WE的場合，以該信號為觸發(fā)脈沖進(jìn)行更新后進(jìn)行寫入，同時(shí)根據(jù)更新用時(shí)鐘信號在規(guī)定期間，停止將存取地址變化檢測信號的產(chǎn)生作為觸發(fā)脈沖的更新操作。
文檔編號G11C11/403GK1479924SQ01820427
公開日2004年3月3日 申請日期2001年12月6日 優(yōu)先權(quán)日2000年12月11日
發(fā)明者高橋弘行, 草刈隆 申請人:恩益禧電子股份有限公司