專利名稱：半導(dǎo)體存儲裝置中執(zhí)行部分陣列自更新操作的系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及諸如DRAM(動態(tài)隨機存取存儲器)之類的半導(dǎo)體存儲裝置，更加詳細地說，本發(fā)明涉及執(zhí)行一PASR(部分陣列自更新)操作的系統(tǒng)和方法，其中用于對所存儲的數(shù)據(jù)再充電的自更新操作是對在半導(dǎo)體存儲裝置中的一個或多個包括一單元陣列的所選擇的存儲體的一部分執(zhí)行的。
背景技術(shù)：
半導(dǎo)體存儲裝置大體分為動態(tài)隨機存取存儲器(DRAM)和靜態(tài)隨機存取存儲器(SRAM)。在一SRAM中，一單位單元(unit cell)由構(gòu)成一鎖存機構(gòu)的四個晶體管來實施。除非電源被中斷，所存儲的數(shù)據(jù)不會丟失。因此，不必進行更新操作。但是，在DRAM中，一單位單元是由一晶體管和一電容所實施的，并且數(shù)據(jù)存儲在該電容中。在半導(dǎo)體襯底中所構(gòu)成的電容不必與外圍電路完全隔離，因此由于電流泄漏而可能改變該存儲單元中存儲的數(shù)據(jù)。因此為了周期地對存儲在該存儲單元中的數(shù)據(jù)進行再充電而需要更新操作。執(zhí)行半導(dǎo)體存儲裝置的自更新操作的同時通過一外部提供的指令信號而順序地改變內(nèi)部地址。
根據(jù)近來半導(dǎo)體存儲裝置的高集成度、大容量的趨向，在一存儲器芯片上共同容納有多個存儲體。每一個存儲體能夠輸出一預(yù)置數(shù)量的數(shù)據(jù)。置于諸如包括無繩電話、數(shù)據(jù)庫、兼有個人數(shù)據(jù)助理(PDA)系統(tǒng)的奔騰(Pentium)型計算機之類的最近系統(tǒng)中的DRAM，在數(shù)據(jù)通信模式期間使用很多存儲體，而在待機模式期間僅僅使用存儲該系統(tǒng)所必須的數(shù)據(jù)的特定存儲體。為了實施通常以電池工作的PDA系統(tǒng)，盡量減小電源消耗是必須的。
圖1是常規(guī)的DRAM在自更新操作期間使用的電路框圖。在本說明書中，為了便于說明起見，示出了一具有四個存儲體101_i(i是1到4的整數(shù))的DRAM。在圖1中示意性地示出了涉及自更新操作的電路部分，而未示出與自更新操作無關(guān)的電路部分。
各個存儲體101_i具有多個以行和列安置的存儲單元。行解碼器103_i規(guī)定在相應(yīng)存儲體中的行地址。列解碼器105_1和105_2規(guī)定在相應(yīng)存儲體中的列地址。更新進入檢測器107檢測一進入自更新操作的信號，并且響應(yīng)于該信號，產(chǎn)生一更新指令信號PRFH。響應(yīng)于更新指令信號PRFH，隨著內(nèi)部地址順序地變化，內(nèi)部地址發(fā)生器和計數(shù)器109自發(fā)地產(chǎn)生用于自更新操作的順序地址FRA1至FRAn。開關(guān)111在正常操作模式期間接收外部地址A1至An，而在更新模式期間接收計數(shù)地址FRA1至FRAn，并且將所接收的地址作為內(nèi)部地址RA1至RAn傳送到行解碼器103_i。
自更新操作以如下的方式執(zhí)行。響應(yīng)于外部輸入指令信號，一半導(dǎo)體存儲裝置進入自更新模式。然后，行地址以預(yù)置的間隔順序地增加或減少。通過改變該行地址而順序地選擇存儲單元的字線。在相應(yīng)于所選擇的字線的該電容中積聚的電荷由讀出放大器放大并隨后再存儲在該電容中。通過這樣的更新操作，所存儲的數(shù)據(jù)被保持而沒有損失。這樣的自更新操作在讀出放大該電容中所存儲的數(shù)據(jù)的過程中消耗了大量的電流。
在圖1所示的常規(guī)DRAM中，自更新操作是相應(yīng)于所有的存儲體執(zhí)行的。換句話說，即使數(shù)據(jù)僅存儲在一特定的存儲體中，該自更新操作也是在所有的存儲體中執(zhí)行的。
另外，雖然各個內(nèi)部電壓發(fā)生器113_i(i是1到4的整數(shù))例如包括一反向偏壓發(fā)生器或一通常存在于每一存儲體的內(nèi)部電源電壓發(fā)生器，但是在更新操作期間它們都工作。
如上所述，常規(guī)DRAM是相應(yīng)于所有的存儲體而執(zhí)行該更新操作，其結(jié)果造成了不必要的電流消耗。另外，如果進入一自更新模式，則存在于每一個存儲體的所有的內(nèi)部電壓發(fā)生器都工作，從而進一步增加了電流消耗。
發(fā)明內(nèi)容
為了克服上述缺陷，本發(fā)明的目的是提供一種具有多個存儲體的諸如動態(tài)隨機存取存儲器(DRAM)之類的半導(dǎo)體存儲裝置，其中該半導(dǎo)體存儲裝置能夠響應(yīng)于單獨的存儲體和響應(yīng)于一個或多個所選擇的存儲體部分而有選擇地執(zhí)行自更新操作。
本發(fā)明提供各種用于執(zhí)行PASR(部分陣列自更新)操作的機制，其中用于對存儲的數(shù)據(jù)再充電的更新操作是對一半導(dǎo)體存儲裝置的一個或多個所選擇的包括一單元陣列的存儲體的一部分執(zhí)行的。更詳細地說，本發(fā)明提供用于對一所選擇的存儲體的例如1/2，1/4，1/8或1/16執(zhí)行PASR操作的機制。
在本發(fā)明的一個方面中，PASR操作是通過(1)在自更新操作期間通過一行地址計數(shù)器控制行地址的產(chǎn)生(2)控制自更新周期產(chǎn)生電路以調(diào)整從那里輸出的自更新周期來執(zhí)行的。該自更新周期是以在PASR操作期間提供降低電流消耗的方式來調(diào)整的。
在本發(fā)明的另一個方面中，PASR操作是通過在自更新操作期間控制一個或多個相應(yīng)于部分單元陣列的行地址來執(zhí)行的，因此通過禁止存儲體的未使用部分的激活而實現(xiàn)了降低自更新電流的消耗。
在本發(fā)明的另一個方面中，一存儲裝置包括多個存儲體，每一個包括多個存儲區(qū)；和一自更新控制電路，用于選擇該存儲體中的一個存儲體和在所選擇的存儲體的多個存儲區(qū)的一個存儲區(qū)中執(zhí)行自更新操作。
另一方面，用于在一半導(dǎo)體存儲裝置中執(zhí)行PASR操作的電路包括第一脈沖發(fā)生器，用于在一半導(dǎo)體存儲裝置的更新操作期間產(chǎn)生一自更新周期信號，其中該自更新信號包括有一預(yù)置期間T；和一包含多個周期計數(shù)器的計數(shù)器，用于響應(yīng)于該自更新周期信號產(chǎn)生行地址數(shù)據(jù)，其中在該半導(dǎo)體存儲裝置的更新操作期間該行地址數(shù)據(jù)被解碼以激活一存儲體的字線。
其中在PASR操作期間，該計數(shù)器響應(yīng)PASR控制信號禁止一周期計數(shù)器的操作，以屏蔽從該計數(shù)器輸出的地址位，并且其中第一脈沖發(fā)生器響應(yīng)于該PASR控制信號以增加該自更新周期信號的預(yù)置期間T。
另一方面，用于在一半導(dǎo)體存儲裝置中執(zhí)行PASR操作的電路包括第一脈沖發(fā)生器，用于在一半導(dǎo)體存儲裝置的更新操作期間產(chǎn)生一自更新周期信號；一包含多個周期計數(shù)器的計數(shù)器，用于響應(yīng)于該自更新周期信號產(chǎn)生行地址數(shù)據(jù)，其中在該半導(dǎo)體存儲裝置的更新操作期間該行地址數(shù)據(jù)被解碼以激活一存儲體的字線；一行地址緩沖器，用于接收從該計數(shù)器輸出的行地址數(shù)據(jù)并且輸出行地址；一行預(yù)解碼器，用于對從行地址緩沖器輸出的行地址進行解碼以產(chǎn)生自更新地址信號，該自更新地址信號被處理以在半導(dǎo)體存儲裝置的更新操作期間激活一存儲體的字線，其中在PASR操作期間，該行地址緩沖器響應(yīng)于PASR控制信號以屏蔽該行地址數(shù)據(jù)的一個或多個地址位而禁止相應(yīng)于一存儲體的未使用部分的字線的激活。
在本發(fā)明的另一方面中，用于在一半導(dǎo)體存儲裝置中執(zhí)行PASR操作的電路包括第一脈沖發(fā)生器，用于在一半導(dǎo)體存儲裝置的更新操作期間產(chǎn)生一自更新周期信號；一包含多個周期計數(shù)器的計數(shù)器，用于響應(yīng)于該自更新周期信號產(chǎn)生行地址數(shù)據(jù)，其中在該半導(dǎo)體存儲裝置的自更新操作期間該行地址數(shù)據(jù)被解碼以激活一存儲體的字線；一行地址緩沖器，用于接收從該計數(shù)器輸出的行地址數(shù)據(jù)并且輸出行地址；一行預(yù)解碼器，用于對從行地址緩沖器輸出的行地址進行解碼以產(chǎn)生自更新地址信號，該自更新地址信號被處理以在半導(dǎo)體存儲裝置的更新期間激動活一存儲體的字線，其中在PASR操作期間，該行預(yù)解碼器響應(yīng)于PASR控制信號以屏蔽該行地址數(shù)據(jù)的一個或多個地址位而禁止相應(yīng)于一存儲體的未使用部分的字線的激活。
從以下結(jié)合附圖對本發(fā)明的優(yōu)選實施例的描述可使本發(fā)明的上述和其它的目的、特征和優(yōu)點更加清楚，附圖中的相同標(biāo)號表示在整個不同視圖中的相同部分。在描述本發(fā)明的原理時附圖不必強調(diào)按比例繪制。
圖1的框圖示出了有關(guān)常規(guī)DRAM裝置的更新操作的電路；圖2的框圖示出了有關(guān)根據(jù)本發(fā)明的一優(yōu)選實施例的能夠有選擇地執(zhí)行每個單獨存儲體的自更新操作的一DRAM的更新操作的電路；圖3示出了圖2中所示的更新進入檢測器的詳細電路圖；圖4示出了圖3中所示的各種信號的時序圖；圖5示出了圖2中所示的開關(guān)的電路圖；圖6示出了圖2中所示的更新控制器的電路圖，其中更新控制信號是由外部地址產(chǎn)生；圖7示出了圖2中所示的更新控制器的另一個例子的電路圖，其中更新控制信號是由控制熔絲控制；圖8示出了圖2中所示的更新控制器的另一電路圖；圖9示出了圖2中所示的解碼器的詳細電路圖；圖10示出了圖2中所示的存儲體選擇解碼器的電路圖；其中通過更新存儲體指定信號選擇一存儲體；圖11示出了圖10中所示的預(yù)解碼器的詳細電路圖；圖12示出了圖10中所示的一個預(yù)解碼器的另外的詳細電路圖；圖13示出了圖2中所示的存儲體選擇解碼器的另外的電路圖，其中被更新的存儲體的數(shù)量可以可變的控制；圖14示出了圖2中所示的內(nèi)部電壓發(fā)生器的電路圖；圖15(a)和15(b)分別示出了根據(jù)本發(fā)明的用于1/2PASR和1/4PASR操作的一存儲體分割的例子；圖16示出了根據(jù)本發(fā)明的一實施例的用于執(zhí)行一PASR操作的電路圖；
圖17示出了根據(jù)本發(fā)明的一方面的用于執(zhí)行整個陣列自更新操作的控制信號的時序圖；圖18(a)示出了根據(jù)本發(fā)明的一實施例的周期計數(shù)器的電路圖；圖18(b)示出了在PASR操作期間圖18(a)的周期計數(shù)器的操作的時序圖；圖19示出了根據(jù)本發(fā)明的一實施例的自更新周期發(fā)生器的圖；圖20示出了為了執(zhí)行根據(jù)本發(fā)明的PASR操作用于調(diào)整字線激活間隔的方法；圖21示出了根據(jù)本發(fā)明的另一實施例用于執(zhí)行PASR操作的電路圖；圖22示出了根據(jù)本發(fā)明的另一實施例的自更新周期發(fā)生器的電路圖；圖23(a)，(b)和(c)是說明圖22的自更新周期發(fā)生器的操作的各種模式的時序圖；圖24(a)和24(b)是根據(jù)本發(fā)明的另一實施例的用于執(zhí)行PASR操作的周期計數(shù)器的電路圖；圖25是根據(jù)本發(fā)明的一實施例的用于執(zhí)行PASR操作的行地址緩沖器的圖；圖26是根據(jù)本發(fā)明的一實施例的用于執(zhí)行PASR操作的行地址緩沖器的部分電路圖；圖27是根據(jù)本發(fā)明的一實施例的用于執(zhí)行PASR操作的行預(yù)解碼器的部分電路圖。
具體實施例方式
為了充分了解本發(fā)明、本發(fā)明的操作優(yōu)點和本發(fā)明所實現(xiàn)的目的，下面將結(jié)合附圖來描述本發(fā)明的優(yōu)選實施例。圖中相同的標(biāo)號表示相同的元件。
圖2的框圖示出了有關(guān)根據(jù)本發(fā)明的一優(yōu)選實施例的能夠有選擇地執(zhí)行每個單獨存儲體的自更新操作的一DRAM的更新操作的電路。
參見圖2，根據(jù)本發(fā)明的一優(yōu)選實施例，能夠?qū)τ诿恳粋€存儲體分別地有選擇的執(zhí)行自更新操作的DRAM包括有多個存儲體201_i。在本說明書中，為了描述簡單起見，將通過例子的方式說明具有四個存儲體201_i(其中i是1-4的整數(shù))的DRAM。本發(fā)明等效地可應(yīng)用于具有除四個存儲體之外的多個存儲體的DRAM。
每個存儲體201_i具有以行和列安置的多個存儲單元。行解碼器203_i指定相應(yīng)的存儲體的行地址。例如，行解碼器203_1選擇在存儲體201_1中的行地址。
列解碼器205_1和205_2指定在相應(yīng)的存儲體中的列地址。例如，列解碼器205_1選擇在存儲體201_1和201_2中的列地址。
響應(yīng)于進入一自更新模式，一更新進入檢測器207產(chǎn)生更新指令信號PRFH。換句話說，如果進入自更新模式，則更新指令信號PRFH被激活為邏輯“高”電平。有關(guān)更新進入檢測器207的結(jié)構(gòu)和操作將在后面結(jié)合圖3詳細說明。
內(nèi)部地址發(fā)生器和計數(shù)器209在自更新操作期間產(chǎn)生用于每一預(yù)置周期的脈沖，并且響應(yīng)于這些脈沖產(chǎn)生順序增加的計數(shù)地址FRA1至FRAn。計數(shù)地址FRA1至FRAn的組合順序地改變該所指定的行地址。通過在更新進入檢測器207中所產(chǎn)生的更新指令信號PRFH的激活，開關(guān)211在正常模式的操作期間接收外部地址A1至An，在更新模式操作期間接收計數(shù)地址FRA1至FRAn，并且還產(chǎn)生內(nèi)部地址RA1至RAn。有關(guān)開關(guān)211的操作將在后面參考圖5來描述。
返回再參考圖2，除了包括在常規(guī)的DRAM中的電路之外，本發(fā)明的DRAM還包括有一存儲體選擇解碼器213、一解碼器215和一更新控制器217。如下所述，解碼器215和更新控制器217最好是通過本發(fā)明的更新存儲體指定電路來實施。另外，如下所述，存儲體選擇解碼器213、解碼器215和更新控制器217可以通過本發(fā)明的更新控制電路來實施。
解碼器215產(chǎn)生第一至第四更新存儲體指定信號PREF_i(這里，i是1至4的整數(shù))。被更新的存儲體201_1是由第一至第四更新存儲體指定信號PREF_1至PREF_4來確定的。
更新控制器217產(chǎn)生更新控制信號RCON1和RCON2并將其提供給解碼器215?？梢杂斜榷€更新控制信號RCON1和RCON2更多的更新控制信號。更新控制信號RCON1和RCON2控制被更新的存儲體的選擇。有關(guān)更新控制器217將在下面結(jié)合圖6、7和8詳細說明。
在自更新模式中解碼器215對更新控制信號RCON1和RCON2進行解碼以產(chǎn)生第一至第四更新存儲體指定信號PREF_1至PREF_4。有關(guān)解碼器215將在后面結(jié)合圖9來說明。
在自更新模式中存儲體選擇解碼器213接收第一至第四更新存儲體指定信號PREF_1至PREF_4和內(nèi)部地址RA1至RAn。存儲體選擇解碼器213向由第一至第四更新存儲體指定信號PREF_1至PREF_4及其組合所選擇的該存儲體的行解碼器提供更新地址DRAai(這里，i是1至4的整數(shù))。
例如，在第一存儲體201_1(圖2)由第一至第四更新存儲體指定信號PREF_1至PREF_4選擇并且隨后被更新的情況下，內(nèi)部地址RA1至RAn的數(shù)據(jù)作為更新地址DRAa1至DRAa4被提供給行解碼器203_1，行解碼器203_1選擇存儲體201_1的存儲單元的行地址。有關(guān)存儲體選擇解碼器213將在后面結(jié)合圖10至13詳細說明。
內(nèi)部電壓發(fā)生器219_i(這里，i是1至4的整數(shù))向與各個存儲體201_i有關(guān)的電路提供DC電壓，并且可以包括從一反向偏壓發(fā)生器、一內(nèi)部電源電壓發(fā)生器和其它內(nèi)部電壓發(fā)生電路所選擇的一個或多個電路。在本發(fā)明的DRAM中，該內(nèi)部電壓發(fā)生器113_i存在于每個存儲體，并且僅僅當(dāng)在相應(yīng)的存儲體上執(zhí)行一更新操作時才被啟動驅(qū)動。這里，為了說明方便起見，對于自更新模式，代表性地說明啟動用于每一存儲體的內(nèi)部電壓發(fā)生器219_i的情況。但是，對于本領(lǐng)域的普通技術(shù)人員來說明顯的是它可以應(yīng)用于除了自更新模式之外的所有操作模式。
有關(guān)內(nèi)部電壓發(fā)生器219_i(i＝1...4)的典型的例子將在后面結(jié)合圖14詳細說明。
圖3是圖2中所示的更新進入檢測器207的詳細電路，和圖4是圖3所示的各種信號的時序圖。參見圖3和4，將說明更新進入檢測器207的構(gòu)成和操作。
該更新進入檢測器207包括一進入檢測部分301、一鎖存部分303和一終止檢測部分305。進入檢測部分301借助于內(nèi)部時鐘信號PCLK、第一內(nèi)部時鐘啟動信號PCKE1、芯片選擇信號/CS、列地址選通信號/RAS和寫啟動信號/WE檢測該進入自更新模式。換句話說，如果一半導(dǎo)體存儲裝置進入自更新模式，則進入檢測部分301的輸出信號N302將變換為邏輯“高”狀態(tài)。
鎖存部分303鎖存進入檢測部分301的輸出信號N302以產(chǎn)生更新指令信號PRFH。如果自更新操作被終止，則終止檢測部分305響應(yīng)于第二內(nèi)部時鐘啟動信號PCKE2將進入檢測部分301的輸出信號N302下拉到邏輯“低”狀態(tài)。
內(nèi)部時鐘啟動信號發(fā)生器307響應(yīng)于時鐘啟動信號CKE產(chǎn)生第一和第二內(nèi)部時鐘啟動信號PCKE1和PCKE2。內(nèi)部時鐘發(fā)生器309響應(yīng)于時鐘信號CLK產(chǎn)生內(nèi)部時鐘信號PCLK。
參見圖4，時鐘信號CLK是半導(dǎo)體存儲裝置的主時鐘，內(nèi)部時鐘信號PCLK是一脈沖，該脈沖是以與時鐘信號CLK的上升沿同步的關(guān)系而被激活的。時鐘啟動信號CKE是指定下一個時鐘有效的信號。在本發(fā)明中當(dāng)執(zhí)行自更新操作時時鐘啟動信號CKE變?yōu)檫壿嫛暗汀薄ｍ憫?yīng)于時鐘啟動信號CKE的下降沿第一內(nèi)部時鐘啟動信號PCKE1作為邏輯“高”脈沖而產(chǎn)生。響應(yīng)于時鐘啟動信號CKE的上升沿第二內(nèi)部時鐘啟動信號PCKE2作為邏輯“低”脈沖而產(chǎn)生。
因此，如果芯片選擇信號/CS、列地址選通信號/CAS和行地址選通信號/RAS均啟動為邏輯“低”電平并且時鐘啟動信號CKE變?yōu)檫壿嫛暗汀彪娖?，則更新指令信號PRFH被鎖存為邏輯“高”電平，這意味著進入自更新模式。另外，如果時鐘啟動信號CKE變?yōu)檫壿嫛案摺彪娖?，則更新指令信號PRFH被鎖存為邏輯“低”電平，表示自更新模式的終止。
圖5是圖2所示的開關(guān)211的電路圖。參見圖2，開關(guān)211接收外部地址A1至An或計數(shù)地址FRA1至FRAn以產(chǎn)生內(nèi)部地址RA1至RAn。換句話說，在該更新指令信號PRFH處于邏輯“高”電平的自更新模式期間，傳送門501導(dǎo)通。因此，內(nèi)部地址RA1至RAn被鎖存為與計數(shù)地址FRA1至FRAn的數(shù)據(jù)相同的數(shù)據(jù)。另外，在該更新指令信號PRFH處于邏輯“低”電平的正常模式期間，傳送門503導(dǎo)通。因此，內(nèi)部地址RA1至RAn被鎖存為與外部地址A1至An的數(shù)據(jù)相同的數(shù)據(jù)。應(yīng)注意，每一個傳送“門”表示多個“n”傳送門，每個傳送門用于每一地址總線FRAn，An上的一位。
圖6是圖2所示的更新控制器217的電路圖，其中更新控制信號是由外部地址所產(chǎn)生。為了說明簡明起見，例如，更新控制信號RCON1和RCON2是由外部地址位A10和A11所產(chǎn)生。在另一實施例中，外部地址沒有必要是A10或A11。每一個更新控制信號RCON1/RCON2是由一個外部地址A10/A11產(chǎn)生的。
參見圖6，更新控制器217包括傳送門601、NMOS晶體管603和鎖存器605。在模式寄存器設(shè)置信號PMRS處于邏輯“高”電平期間傳送門601接收特定的外部地址A10和A11。這里，在DRAM控制信號的組合，例如/RAS、/CAS、/CS和/WE，均被激活期間模式寄存器設(shè)置信號PMRS被激活為邏輯“高”電平。
該NMOS晶體管603由一預(yù)充電信號PRE導(dǎo)通，該預(yù)充電信號PRE在電源電壓的初始接通期間的一預(yù)置時間期間被激活為邏輯“高”電平。鎖存器605鎖存由外部地址A10和A11所產(chǎn)生的由傳送門601所傳送的信號N602，或預(yù)充電信號PRE。
因此，在預(yù)充電周期該更新控制信號RCON1和RCON2被鎖存在邏輯“低”電平。在該預(yù)充電信號被鎖定為一邏輯“低”電平之后，由傳送門601傳送處于邏輯“高”電平的模式寄存器設(shè)置信號PMRS期間輸入的外部地址A10和A11。
在這階段，更新控制信號RCON1和RCON2是由外部地址A10和A11所產(chǎn)生。換句話說，在外部地址A10和A11處于邏輯“高”電平的情況下，更新控制信號RCON1和RCON2被鎖定在邏輯“高”電平。另外，在外部地址A10和A11處于邏輯“低”電平的情況下，更新控制信號RCON1和RCON2被鎖定在邏輯“低”電平。
在圖6所示的更新控制器217中，在外部地址A10和A11指定用于存儲數(shù)據(jù)的存儲體的情況下，在本發(fā)明的DRAM中的更新操作是僅僅相應(yīng)于在其中存儲了數(shù)據(jù)的存儲體而執(zhí)行的。
圖7是在圖2中所示的更新控制器217的另一電路圖，其中更新控制信號RCON1和RCON2是由一控制熔絲控制的。這里，為了便于說明起見，更新控制信號RCON1和RCON2是由控制熔絲FUSE1和FUSE2所產(chǎn)生的。
圖7所示的更新控制器217包括有控制熔絲FUSE1和FUSE2、NMOS晶體管701、鎖存器703和緩沖器705。該MOS晶體管701具有相對大的電阻分量。因此，如果控制熔絲FUSE1和FUSE2被斷開，則NMOS晶體管701的漏極部分N702變?yōu)椤暗汀?。這里，更新控制信號RCON1和RCON2被鎖定為邏輯“高”電平。
在圖7所示的這種更新控制器中，在存在有進一步提供通過指定用來存儲數(shù)據(jù)的存儲體的地址信息而執(zhí)行控制熔絲FUSE1和FUSE2的切斷的裝置的情況下，在本發(fā)明的DRAM中的更新操作是僅僅相應(yīng)于在其中存儲了數(shù)據(jù)的存儲體而執(zhí)行的。
圖8是在圖2中所示的更新控制器217的又一電路圖，如像圖6一樣，其中的更新控制信號是由外部地址所產(chǎn)生的。參見圖8，更新控制器217包括傳送門801和鎖存器803。傳送門801在第一內(nèi)部時鐘啟動信號PCKE1和內(nèi)部時鐘信號PCLK處于邏輯“高”電平期間接收外部地址A10和A11。鎖存器803鎖存由傳送門801傳送的外部地址A10和A11，以產(chǎn)生更新控制信號RCON1和RCON2。換句話說，在外部地址A10和A11處于邏輯“高”電平的情況下，更新控制信號RCON1和RCON2被鎖定于邏輯“高”電平。另外，在外部地址A10和A11處于邏輯“低”電平的情況下，更新控制信號RCON1和RCON2被鎖定于邏輯“低”電平。
圖9是圖2中所示的解碼器215的詳細電路圖。參見圖9，該解碼器215包括在該更新指令信號PRFH是處于邏輯“高”電平的更新模式操作期間被啟動的四個“與非”門909、911、913和915，和用于對更新控制信號RCON1和RCON2解碼的另外四個“與非”門901、903、905和907的組。
在更新模式中，如果更新控制信號RCON1和RCON2均處于邏輯“低”電平，則“與非”門901的輸出信號N904變?yōu)椤暗汀薄Ｏ鄳?yīng)地，“與非”門909的輸出信號的第一更新存儲體指定信號PREF_1變?yōu)椤案摺薄?br>
在更新模式中，如果更新控制信號RCON1處于邏輯“高”電平，而RCON2處于邏輯“低”電平，則“與非”門903的輸出信號N904變?yōu)椤暗汀?。相?yīng)地，其為“與非”門911的輸出信號的第二更新存儲體指定信號PREF_2變?yōu)椤案摺薄?br>
在該更新模式中，如果更新控制信號RCON1處于邏輯“低”電平，并且RCON2處于邏輯“高”電平，則“與非”門905的輸出信號N906變?yōu)椤暗汀?。相?yīng)地，其為“與非”門913的輸出信號的第三更新存儲體指定信號PREF_3變?yōu)椤案摺薄?br>
在該更新模式中，如果更新控制信號RCON1和RCON2二者均處于邏輯“高”電平，則“與非”門907的輸出信號N908變?yōu)椤暗汀?。其為“與非”門915的輸出信號的第四更新存儲體指定信號PREF_4變?yōu)椤案摺薄?br>
圖10是圖2所示的存儲體選擇解碼器213的電路圖，其中一存儲體由更新存儲體指定信號選擇。參見圖10，該存儲體選擇解碼器213包括四個緩沖器1001、1003、1005和1007以及四個預(yù)解碼器1011、1013、1015和1017。
緩沖器1001、1003、1005和1007緩沖第一至第四更新存儲體指定信號PREF_1至PREF_4，以產(chǎn)生第一至第四解碼信號PREF_j(j＝a，b，c和d)。因此，第一至第四解碼信號PREF_a至PREF_d表示與第一至第四更新存儲體指定信號PREF_1至PREF_4相同的信息。參見圖2，第一至第四解碼信號PREF_a至PREF_d被分別提供給內(nèi)部電壓發(fā)生器219_1至219_4，以控制內(nèi)部電壓發(fā)生器219_1至219_4。
參見圖10，預(yù)解碼器1011、1013、1015和1017響應(yīng)于第一至第四解碼信號PREF_a至PREF_d而啟動。另外，被啟動的預(yù)解碼器1011、1013、1015和1017接收內(nèi)部地址RA1至RAn以產(chǎn)生更新地址DRAji(其中，j＝a，b，c和d，以及i＝1至n)。預(yù)解碼器1011、1013、1015和1017將在后面結(jié)合圖11和12詳細說明。
圖10示出了存儲體選擇解碼器213的操作，現(xiàn)在將說明在其中第一更新存儲體指定信號PREF_1被激活的情況。如果第一更新存儲體指定信號PREF_1被激活，則第一解碼信號PREF_a被激活。當(dāng)?shù)谝唤獯a信號PREF_a被激活時，第一預(yù)解碼器1011被啟動。因此，第一更新地址DRAai(i＝1至n)具有與內(nèi)部地址RA1至RAn相同的信息。第一更新地址DRAai(i＝1至n)被傳送到用于解碼第一存儲體201_1(圖2)的行的第一行解碼器203_1，隨后傳送到第一存儲體201_1的更新存儲單元。
當(dāng)在存儲體選擇解碼器213中第一更新存儲體指定信號PREF_1被激活時，第二至第四更新存儲體指定信號PREF_2至PREF_4不被激活并且第二至第四預(yù)解碼器1013、1015和1017被截止。因此，第二至第四更新地址DRAji(其中，j＝b，c和d，以及i＝1至n)保持為預(yù)充電狀態(tài)的邏輯“低”電平。因此，在第二至第四存儲體201_2至201_4的存儲單元中不執(zhí)行更新操作。在實施使用如圖10所示的存儲體選擇解碼器213能夠?qū)γ恳淮鎯w有選擇地執(zhí)行更新操作的DRAM的情況下，僅僅一個存儲體被選擇并且隨后向其提供更新地址。
返回來參見圖9和10，如下所示根據(jù)更新控制信號RCON1和RCON2來選擇存儲體。
表1
圖11是圖10中所示的預(yù)解碼器的詳細電路圖。因為第一至第四預(yù)解碼器是由相同的結(jié)構(gòu)所實施的，所以將有代表性的說明第一解碼器1011。
參見圖11，第一預(yù)解碼器1011是由“與非”門1101和反向器1103實現(xiàn)的?！芭c非”門1101是由第一解碼信號PREF_a的激活而啟動的。因此，該第一更新地址DRAai(i＝1至n)攜帶有如同內(nèi)部地址Rai(i＝1至n)一樣的信息。
圖12是圖10中所示的預(yù)解碼器的另一詳細電路圖。參見圖12，圖1 2中所示的第一預(yù)解碼器1011包括“與非”門1201、傳送門1203、NMOS晶體管1205和鎖存器1207?！芭c非”門1201接收第一解碼信號PREF_a和第一預(yù)充電控制信號PDRE。另外，“與非”門1201的輸出信號N1202控制傳送門1203。在預(yù)充電期間第一預(yù)充電控制信號PDRE處于邏輯“低”并且在預(yù)充電周期之后到達“高”。
響應(yīng)于“與非”門1201的輸出信號N1202傳送門1203接收內(nèi)部地址RAi(i＝1至n)。響應(yīng)于在預(yù)充電周期被激活的第二預(yù)充電控制信號PDRA，NMOS晶體管1205將其為第一預(yù)解碼器1011的輸出信號的第一更新地址DRAai(i＝1至n)預(yù)充電到邏輯“低”電平。鎖存器1207鎖定由傳送門1203傳送的信號或者由該NMOS晶體管1205預(yù)充電的信號。
因此，如果充電周期終止并且第一解碼信號PREF_a被激活，則更新地址DRAai(i＝1至n)鎖存具有與內(nèi)部地址RAi(i＝1至n)相同的信息。
圖13是圖2所示的存儲體選擇解碼器的另一電路圖，其中被更新的存儲體的數(shù)量可以可變地被控制。參見圖13，存儲體選擇解碼器213包括四個邏輯元件1301、1303、1305和1307以及四個預(yù)解碼器1311、1313、1315和1317。
第一邏輯元件1301接收作為輸入信號的第一至第四更新存儲體指定信號PREF_i(i＝1至4)并且執(zhí)行“或”操作以產(chǎn)生第一解碼信號PREF_a′。第二邏輯元件1303接收作為輸入信號的第二至第四更新存儲體指定信號PREF_i(i＝2至4)并且執(zhí)行“或”操作以產(chǎn)生第二解碼信號PREF_b′。第三邏輯元件1305接收作為輸入信號的第三和第四更新存儲體指定信號PREF_i(i＝3和4)并且執(zhí)行“或”操作以產(chǎn)生第三解碼信號PREF_c′。第四邏輯元件1307接收作為輸入信號的第四更新存儲體指定信號PREF_4以產(chǎn)生第四解碼信號PREF_d′。
如下所述根據(jù)第一至第四更新存儲體指定信號PREF_i(i＝1至4)的激活控制解碼信號。
如果第一更新存儲體指定信號PREF_1被激活，則第一解碼信號PREF_a′被激活并且第二至第四解碼信號PREF_b′B被激活。因此，當(dāng)?shù)谝桓碌刂稤RAai(i＝1至n)具有與內(nèi)部地址RA1至RAn相同的信息時，第二至第四更新地址DRAbi、DRAci和DRAdi(i＝1至n)保持為其為一預(yù)充電狀態(tài)的邏輯“低”電平。因此，第一存儲體201_1(圖2)執(zhí)行一更新操作和第二至第四存儲體201_i(i＝2至4)不執(zhí)行更新操作。
如果第二更新存儲體指定信號PREF_2被激活，則第一解碼信號PREF_a′和第二解碼信號PREF_b′被激活并且第三和第四解碼信號PREF_c′和PREF_d′不被激活。因此，當(dāng)?shù)谝缓偷诙碌刂稤RAai和DRAbi(i＝1至n)具有與內(nèi)部地址RA1至RAn相同的信息時，第三和第四更新地址DRAci和DRAdi(i＝1至n)保持為其為一預(yù)充電狀態(tài)的邏輯“低”電平。因此，第一和第二存儲體201_1和201_2執(zhí)行一更新操作和第三至第四存儲體201_3和201_4不執(zhí)行更新操作。
如果第三更新存儲體指定信號PREF_3被激活，則第一至第三解碼信號PREF_a′、PREF_b′和PREF_c′被激活并且第四解碼信號PREF_d′不被激活。因此，當(dāng)?shù)谝恢恋谌碌刂稤RAai、DRAbi和DRAci(i＝1至n)具有與內(nèi)部地址RA1至RAn相同的信息時，第四更新地址DRAdi(i＝1至n)保持為其為一預(yù)充電狀態(tài)的邏輯“低”電平。因此，第一至第三存儲體201_1、201_2和201_3執(zhí)行一更新操作和第四存儲體201_4不執(zhí)行更新操作。
如果第四更新存儲體指定信號PREF_4被激活，則第一至第四解碼信號PREF_a′、PREF_b′、PREF_c′和PREF_d′均被激活。因此，第一至第四更新地址DRAai、DRAbi、DRAci和DRAdi(i＝1至n)具有與內(nèi)部地址RA1至RAn相同的信息。因此，第一至第四存儲體201_1、201_2、201_3和201_4執(zhí)行一更新操作。
圖13所示的第一至第四預(yù)解碼器1311、1313、1315和1317可以具有與圖10預(yù)解碼器1011、1013、1015和1017相同的構(gòu)成，故省略對其詳細的描述。
圖13所示的存儲體選擇解碼器213可以具有可變化的預(yù)解碼器數(shù)量。另外，在根據(jù)本發(fā)明的能夠有選擇的執(zhí)行一更新操作的DRAM中，它能夠有選擇地僅僅更新具有在其中存儲了數(shù)據(jù)的存儲單元的存儲體。另外，通過使用圖13所示的存儲體選擇解碼器可以改變被更新的存儲體的數(shù)量。
圖14是圖1所示的內(nèi)部電壓發(fā)生器的電路圖，其中的內(nèi)部電源電壓發(fā)生器是作為該內(nèi)部電壓發(fā)生器的例子說明的。但是，本發(fā)明還可以適用于一反向偏壓發(fā)生器，這對于本領(lǐng)域的技術(shù)人員來說是很明顯的。另外，雖然對第一內(nèi)部電壓發(fā)生器219_1作了示例性地說明，但是本發(fā)明也適用于第二到第四內(nèi)部電壓發(fā)生器219_i(i＝2至4)。
首先，在相應(yīng)于第一存儲體201_1(見圖2)而執(zhí)行更新操作的情況下，第一解碼信號PREF_a到達“高”。然后，PMOS晶體管1401和1405截止而NMOS晶體管1407導(dǎo)通。因此，圖14所示的內(nèi)部電源電壓發(fā)生器被啟動以產(chǎn)生一內(nèi)部電源電壓PIVG，如同在常規(guī)技術(shù)中的一樣。因為對于本領(lǐng)域的技術(shù)人員來說產(chǎn)生該內(nèi)部電源電壓PIVG的操作原理是公知的，所以省略對其的詳細描述。
在相對于第一存儲體201_1不執(zhí)行更新操作的情況下，第一解碼信號PREF_a到達“低”。然后，PMOS晶體管1401和1405導(dǎo)通和NMOS晶體管1407及PMOS晶體管1403截止。因此，圖14所示的內(nèi)部電源電壓發(fā)生器被截止而終止操作。如上所述，圖14所示的內(nèi)部電源電壓發(fā)生器的操作使得僅僅相應(yīng)于在其中執(zhí)行更新操作的存儲體的內(nèi)部電壓發(fā)生器才執(zhí)行操作。因此，相應(yīng)于在其中不執(zhí)行更新操作的存儲體的內(nèi)部電壓發(fā)生器終止操作，從而大大減小了功耗。
除了上述用于在一個或多個所選擇的存儲體中執(zhí)行全陣列自更新的優(yōu)選實施例之外，本發(fā)明的其他實施例還提供了用于對于一個或多個所選擇的存儲體的一部分(一個或多個存儲區(qū))執(zhí)行PASR(部分陣列自更新)的機理。更詳細地說，本發(fā)明提供了對于一所選擇的存儲體的例如1/2，1/4，1/8或1/16執(zhí)行PASR操作的機理。在本發(fā)明的一實施例中，通常一PASR操作是通過(1)在自更新操作期間通過一行地址計數(shù)器控制行地址的產(chǎn)生和(2)控制一自更新周期發(fā)生電路以調(diào)整從那里輸出的自更新周期來執(zhí)行的。如下所述，以在該PASR操作期間提供降低電流消耗的方式來調(diào)整自更新周期。在另一實施例中，PASR操作是通過在一自更新期間控制相應(yīng)于部分單元陣列的一個或多個行地址來執(zhí)行的，因此減小自更新電流消耗是通過禁止一存儲體的未使用存儲區(qū)的激活而實現(xiàn)的。
圖15a和15b示例性的說明了在一半導(dǎo)體存儲裝置中多個存儲體的一個存儲體“B”的陣列分割。如上所述，一半導(dǎo)體裝置的一存儲單元陣列可使用存儲體地址編碼(例如，地址A12和13可用于生成4個存儲體)而分割成幾個存儲體。另外，根據(jù)本發(fā)明，如圖15a所示，使用一個地址(例如，A11)的地址編碼的一存儲體B被邏輯地分割為最好是相等大小的二個存儲區(qū)(存儲區(qū)1，存儲區(qū)2)。在部分陣列自更新操作中，存儲區(qū)1響應(yīng)于邏輯電平“低”的地址A11而被存取或者存儲區(qū)2響應(yīng)于邏輯電平“高”的地址A11而被存取。換句話說，在部分陣列自更新操作中，僅僅是該存儲體的二分之一(1/2)執(zhí)行自更新(即，在存儲區(qū)1執(zhí)行自更新而在存儲區(qū)2不執(zhí)行自更新)。
另外，在圖15b中，使用二個地址(例如，A10，A11)的地址編碼的一存儲體B被邏輯地分割為最好是相等大小的四個存儲區(qū)(存儲區(qū)1，存儲區(qū)2，存儲區(qū)3和存儲區(qū)4)。在部分陣列自更新操作中，存儲區(qū)1-4中的一個存儲區(qū)可以通過相應(yīng)的地址而被存取。例如，存儲區(qū)1響應(yīng)于邏輯電平“低”的地址A11和A10而被存取，存儲區(qū)2響應(yīng)于邏輯電平“低”的A11和邏輯電平“高”的A10而被存取。換句話說，在部分陣列自更新操作中，僅僅是該存儲體的四分之一(1/4)執(zhí)行自更新(即，存儲區(qū)1中執(zhí)行自更新而在存儲區(qū)2-4中不執(zhí)行自更新)。類似地，一存儲體可以分別地使用3和4個地址(等等)而邏輯地分割為8和16個存儲區(qū)，其中該存儲體的1/8和1/16存儲區(qū)被自更新?，F(xiàn)在將對用于執(zhí)行PASR操作的優(yōu)選實施例作更詳細的說明。
圖16是根據(jù)本發(fā)明的實施例用于執(zhí)行PASR操作的示意性電路圖。圖16說明了圖2所示的內(nèi)部地址發(fā)生器和計數(shù)器209的一實施例。圖16的圖進一步說明了根據(jù)本發(fā)明的一個方面用于通過自更新地址計數(shù)器產(chǎn)生屏蔽地址位和控制自更新周期的控制方法。圖16的電路包括指令緩沖器1601、振蕩器1602、自更新周期(PSELF)發(fā)生器1603、計數(shù)脈沖發(fā)生器1604、計數(shù)器1605、行地址緩沖器1606和行地址預(yù)解碼器1607。
計數(shù)器1605包括多個周期計數(shù)器(例如，計數(shù)器0-計數(shù)器11)。在該半導(dǎo)體存儲裝置中的所使用的周期計數(shù)器的數(shù)量最好是等于所需的地址位的數(shù)量，以產(chǎn)生用于激活該字線的內(nèi)部地址。例如，在圖15a和15b的示例性實施例中，每一存儲體的字線是4096個，需要12個地址位(CNT0-CNT11)。因此，在圖16的示例性實施例中，計數(shù)器1605包括12個周期計數(shù)器。
指令緩沖器1601接收輸入的一外部自更新指令信號(該信號被提供給半導(dǎo)體存儲器芯片)并且響應(yīng)于該信號輸出一內(nèi)部更新控制信號IN2。根據(jù)該控制信號IN2的邏輯電平，或者對于所選擇的一個或多個存儲體執(zhí)行全陣列自更新操作，或者對于所選擇的一個或多個存儲體的一部分執(zhí)行PASR操作。
更詳細地說，在一實施例中，如果響應(yīng)于自更新指令信號該控制信號IN2置為邏輯“高”，則對于所選擇的一個或多個存儲體將執(zhí)行全陣列自更新操作。圖17是用于說明對于所選擇的一個或多個存儲體執(zhí)行全陣列自更新操作的控制信號的時序圖。響應(yīng)于邏輯“高”控制信號IN2，振蕩器1602產(chǎn)生一信號POSC。POSC信號輸入到PSELF發(fā)生器1603，該PSELF發(fā)生器產(chǎn)生具有預(yù)置周期“T”的PSELF脈沖信號，預(yù)置周期“T”比POSC脈沖信號的周期要大幾倍。該計數(shù)脈沖發(fā)生器1604響應(yīng)于包括PSELF控制信號的每個脈沖的上升沿產(chǎn)生一CNTP脈沖信號。CNTP信號被輸入到該計數(shù)器1605從而產(chǎn)生地址信號CNT0至CNT11，這些地址信號通過PSELF信號的上升沿而被觸發(fā)。該計數(shù)器順序產(chǎn)生內(nèi)部行地址，這些地址被輸入到行地址緩沖器1606。因此，被緩沖的行地址通過行地址預(yù)解碼器1607被解碼，并且通過順序激活該字線對所選擇的存儲體執(zhí)行全自更新操作(如上所述)。每個字線的激活如圖17所示。
因此，在對于一給定的所選擇的存儲體執(zhí)行全陣列自更新操作的情況下，部分自更新信號IN2被固定為邏輯“高”電平，這樣根據(jù)在更新操作期間所產(chǎn)生的計數(shù)脈沖信號CNTP的觸發(fā)產(chǎn)生信號CNT11(如圖17所示)。
另一方面，在根據(jù)本發(fā)明的一個方面的PASR操作的情況下，控制信號IN2被置為邏輯“低”電平。響應(yīng)于邏輯“低”IN2信號，計數(shù)器11響應(yīng)于CNTP信號而不操作，計數(shù)器11(即，CNT11)的地址位被屏蔽并且固定為邏輯“低”電平。圖18是根據(jù)本方面的一實施例的一計數(shù)器的示意圖。更詳細地說，圖18示出了在圖16中表示的計數(shù)器1605的一周期計數(shù)器160511。該計數(shù)器1605_11包括多個“與非”緩沖器N1、N2(接收作為輸入的IN2更新信號)，多個傳送門t0-t3，和多個反向緩沖器I1-I4，所有的部件都如圖所示地被連接。
如上所述，并且如由圖18b的時序圖所描述的那樣，一為邏輯電平“低”的IN2信號被提供給計數(shù)器1605_11以中斷該計數(shù)器的操作并且將該計數(shù)器的輸出位(CNT11)維持為邏輯“低”電平，而不管CNT10的輸入電平如何。計數(shù)器1605_11的操作如下簡單所述。假設(shè)內(nèi)部節(jié)點的初始狀態(tài)為n0(高)，n1(低)，n2(高)，n3(低)，n4(低)，n5(高)，CNT11(低)，IN2(高)。當(dāng)CNTP10為低時，t3導(dǎo)通，n4為高，n3為高，n5為低和該最終的輸出CNT11為高。當(dāng)CNTP10為高時，t1導(dǎo)通，n0為低，n1為高，和n2為低。根據(jù)CNTP10的低電平CNT11的電平連續(xù)地改變。
另外，如圖15(a)所示，為了防止在1/2PASR操作期間一存儲體被更新兩次，該更新周期的周期“T”被加倍(2T)，以便減小電流消耗。換句話說，在圖15a的示例性實施例中，因為僅僅2047(210)個字線需要被激活，所以更新信號PSELF的周期“T”被加倍。更新信號PSELF的周期“T”響應(yīng)于信號IN2而調(diào)整。圖19是根據(jù)本發(fā)明的一實施例的PSELF發(fā)生器的示意性圖。該PSELF發(fā)生器1603包括一n位計數(shù)器，其中用于產(chǎn)生PSELF信號的周期計數(shù)器(1603-1至1603-4)的數(shù)量根據(jù)信號IN2而變化。
更詳細地說，在用于所選擇的存儲體的全陣列自更新操作的情況下，使用一預(yù)置數(shù)量的周期計數(shù)器(1603-1至1603-3)以產(chǎn)生自計數(shù)器N1603-3輸出的QN或PSELF信號。響應(yīng)邏輯“高”電平的IN2，POSC信號通過開關(guān)裝置1603-5被直接轉(zhuǎn)換到計數(shù)器01603-1，并且從PSELF發(fā)生器1603輸出具有周期“T”的PSELF信號。
此外，在其中IN2具有邏輯“低”電平的PASR操作的情況下，通過開關(guān)1603-5將POSC信號送到附加的計數(shù)器1604-4，這樣所產(chǎn)生的PSELF信號的周期是用于全陣列自更新操作的預(yù)置的自更新周期的兩倍(2T)。對于使用的每個附加的計數(shù)器，PSELF的周期T被加倍。例如，圖20描述了用于全陣列自更新操作、1/2PASR操作和1/4PASR操作的字線激活間隔的圖。因此，對于1/4PASR操作，在PSELF發(fā)生器1603中的兩個附加的計數(shù)器的使用將導(dǎo)致PSELF信號的周期為全陣列自更新操作的預(yù)置周期T的四倍(4T)。
圖21是根據(jù)本發(fā)明的另一實施例的用于執(zhí)行PASR操作的一電路的示意性圖。除了計數(shù)器10 1605-10和計數(shù)器11 1605-11是通過輸入到用于控制自更新間隔的PSELF發(fā)生器的控制信號IN3有選擇的禁止/啟動之外，圖21電路的操作類似于上述圖16電路的操作。通過控制信號IN3有選擇地禁止周期計數(shù)器10和周期計數(shù)器11，可以分別屏蔽地址位CNT10和CNT11并且固定為所希望的電平，從而執(zhí)行1/4PASR操作。
圖22示出了根據(jù)本發(fā)明的自更新周期產(chǎn)生電路1603的一實施例，其中通過控制信號IN2和IN3有選擇地將一更新周期控制為預(yù)置自更新周期“T”的兩倍或四倍。該電路包括多個周期計數(shù)器1604、1605、1606和1607，一“或非”門1608，多個傳送門1609、1610、1611，和多個反向緩沖器1612、1613、1614，所有的部件都如圖所示地被連接?？刂菩盘朓N2用于啟動1/2PASR操作和控制信號IN3用于啟動1/4PASR操作。依據(jù)控制信號IN2和IN3的邏輯電平，振蕩器信號POSC的路徑將發(fā)生變化以得到所希望的從Q1周期計數(shù)器1604輸出的PSELF信號。
更詳細地說，假定周期計數(shù)器1604的輸出是確定一當(dāng)前周期的輸出。在一實施例中，在全陣列自更新操作中，信號IN2和IN3被固定為具有邏輯“低”電平。傳送門1609被激活而傳送門1610和1611未被激活，這就使得信號POSC通過周期計數(shù)器1605和1604傳送而產(chǎn)生具有周期“T”的PSELF信號(如在圖23a的時序圖所示)。在1/2PASR操作的情況下，信號IN2和IN3被分別固定為具有邏輯“高”電平和邏輯“低”電平。其結(jié)果，傳送門1609和1611不被激活并且POSC信號通過周期計數(shù)器1606、1605和1604傳送。計數(shù)器1604的輸出(PSELF)具有一其為用于全陣列自更新的PSELF的周期的兩倍的周期(如圖23b的時序圖所示)。另外，在1/4PASR操作中，信號IN2和IN3被分別固定為具有邏輯“低”電平和邏輯“高”電平，其結(jié)果傳送門1611被激活而傳送門1609和1610未被激活。POSC信號通過所有的周期計數(shù)器1606、1607、1605和1604被傳送。因此計數(shù)器1604的輸出信號具有的周期為用于全陣列自更新的預(yù)置周期“T”的四倍(如圖23c的時序圖所示)。
圖24(a)和24(b)是描述根據(jù)本發(fā)明的另一實施例的周期計數(shù)器的示意性圖。詳細地說，圖24(a)和24(b)示出了根據(jù)本發(fā)明的一實施例的用于提供例如1/4PASR操作的可以在圖21的計數(shù)器1605中實施的周期計數(shù)器1605-11和1605-10的實施例。除了還包括如圖所示連接的緩沖器反向器I6，以及傳送門t5和t6之外，圖24(a)和24(b)中所示的周期計數(shù)器和圖18(a)中所示的周期計數(shù)器是類似的。另外，控制信號IN2和IN3每一個都分別包括二個位信號IN2A、IN2B和IN3A、IN3B，用于提供計數(shù)器位CNT11和CNT10的各個輸出，同時還提供用于選擇一所選擇的存儲體的存儲區(qū)的地址位10和11的各個輸出。例如，在一實施例中，根據(jù)下表基于1/4PASR操作所選擇的存儲體的存儲區(qū)1-4中的一個存儲區(qū)被更新
根據(jù)本發(fā)明的另一實施例，用于執(zhí)行PASR操作的第二控制方法是不控制相應(yīng)的行地址計數(shù)器，而是控制相應(yīng)于行地址的部分單元陣列的行地址，并且中斷所選擇的存儲體的未使用存儲區(qū)的激活。例如，再參見圖15a，在存儲區(qū)1中與自更新計數(shù)器有關(guān)的單元數(shù)據(jù)被放大。在存儲區(qū)2中，即使自更新計數(shù)器被啟動，一激活也以不是控制自更新地址計數(shù)器而是控制一地址的方式被中斷。中斷該激活是通過禁止提供給一行地址緩沖器或解碼器的行地址來實施的。
圖25是描述通過行地址緩沖器來中斷行地址的激活的方法的行地址緩沖器1606的示意性圖。如圖所示，從計數(shù)器1605(圖16)輸出的地址位ADDR11由信號IN2屏蔽，從而行地址11被保持在邏輯電平“低”。因此，圖15(a)中的存儲區(qū)1被選擇。
圖26是根據(jù)本發(fā)明的用于中斷在該行地址緩沖器中的一地址的激活的另一方法的行地址緩沖器的一部分。該電路包括多個反向器2601-2605，傳送門2607和“或非”門2608。一地址位(即，ADDR11)被提供給反向器2601。信號IN4包括有提供給“或非”門2608的一個輸入的PASR控制信號，和信號PRCNT包括有在更新操作期間被啟動并且提供給傳送門2607和反向器2602的一信號。當(dāng)信號PRCNT被啟動以變?yōu)檫壿嫛案摺彪娖綍r，傳送門2607向節(jié)點A傳送從自更新計數(shù)器1605(例如，在圖16中)產(chǎn)生的行地址ADDR。此時，如果信號IN4被固定具有邏輯“低”電平，則節(jié)點A的信號作為內(nèi)部行地址信號RAIJ通過“或非”門被輸出。因此，執(zhí)行全陣列自更新操作。另一方面，如果信號IN4被固定具有邏輯“高”電平，則輸出信號RAIJ保持為邏輯“低”電平。因此，執(zhí)行PASR操作。
在本發(fā)明的另一實施例中，通過中斷提供給行地址預(yù)解碼器1607的一行地址而中斷激活所選擇存儲體的未使用存儲區(qū)的行地址。圖27是用于中斷激活一行地址的行地址解碼器的示意性圖。該電路包括“與非”門2701、多個反向器2702-2704以及傳送門2705，所有這些部件都如圖所示地被連接。信號PDRAE是啟動該行解碼器的信號，和控制信號IN5是一PASR控制信號。在全陣列自更新操作的情況下，如果信號PDRAE和IN5每一個都固定為邏輯“高”電平，則行地址信號RA通過傳送門2705被傳送并且作為更新地址DRA輸出。另一方面，在PASR操作的情況下，如果信號PDRAE被固定為邏輯“高”電平和控制信號IN5固定具有邏輯“低”電平，則信號RA被中斷。因此，執(zhí)行PASR操作。
雖然本發(fā)明結(jié)合優(yōu)選實施例作了詳細的描述和說明，但應(yīng)當(dāng)了解的是本領(lǐng)域的普通技術(shù)人員在不超出由所附權(quán)利要求所確定的本發(fā)明的精神和范圍的情況下，可以對本發(fā)明的形式和細節(jié)作各種變化。
權(quán)利要求
1.一種存儲裝置，包括多個存儲體，每一個存儲體包含有多個存儲區(qū)；和一自更新控制電路，用于選擇多個存儲體中的一個并且在所選擇的存儲體的多個存儲區(qū)中的一個存儲區(qū)中執(zhí)行自更新操作。
2.如權(quán)利要求1的存儲裝置，其中該自更新控制電路包括一自更新地址計數(shù)器，用于產(chǎn)生行地址數(shù)據(jù)；一自更新周期產(chǎn)生電路，用于產(chǎn)生一自更新周期信號；其中自更新地址計數(shù)器響應(yīng)于一自更新指令信號以屏蔽一個或多個地址數(shù)據(jù)位，并且其中自更新周期產(chǎn)生電路響應(yīng)于該自更新指令信號以增加該自更新周期信號的周期。
3.如權(quán)利要求2的存儲裝置，其中該自更新周期信號的周期隨著被屏蔽的地址數(shù)據(jù)位的增加而增加。
4.如權(quán)利要求2的存儲裝置，其中一被屏蔽的地址數(shù)據(jù)位是固定電平。
5.如權(quán)利要求1的存儲裝置，其中該自更新控制電路包括多個用于選擇在該存儲體中的存儲單元的字線的行解碼器，其中與所選擇的存儲體相關(guān)的一行解碼器響應(yīng)用于中斷激活與所選擇的存儲體的未選擇部分相關(guān)的字線的自更新指令信號。
6.如權(quán)利要求1的存儲裝置，其中該自更新控制電路包括一地址緩沖器，該地址緩沖器響應(yīng)用于中斷至少一個與所選擇的存儲體的未選擇部分相關(guān)的行地址信號的自更新指令信號。
7.一種用于控制在一半導(dǎo)體存儲裝置中的自更新操作的方法，包括有步驟選擇多個存儲體中的一個，其中每一個存儲體包含有多個存儲區(qū)；在一更新操作中選擇所選擇的存儲體的一存儲區(qū)進行更新；和在該更新操作中中斷與在所選擇的存儲體中的未選擇的存儲區(qū)相關(guān)的字線的激活。
8.如權(quán)利要求7的方法，其中選擇在所選擇的存儲體中的存儲單元的一存儲區(qū)的步驟包括產(chǎn)生一自更新指令信號；響應(yīng)于自更新指令信號屏蔽一個或多個行地址數(shù)據(jù)位；和選擇用于該更新操作的通過該被屏蔽位尋址的存儲單元的存儲區(qū)。
9.如權(quán)利要求8的方法，其中屏蔽該位的步驟包括將該位設(shè)置為固定電平。
10.如權(quán)利要求9的方法，其中根據(jù)該屏蔽位的固定值選擇該存儲單元的存儲區(qū)。
11.如權(quán)利要求8的方法，進一步包括步驟產(chǎn)生用于控制該更新操作的自更新周期信號；根據(jù)自更新指令信號增加自更新周期信號的周期。
12.一種用于控制在一半導(dǎo)體存儲裝置中的自更新操作的方法，包括有步驟在自更新操作期間產(chǎn)生一控制信號；響應(yīng)于該控制信號屏蔽至少一個行地址；利用未屏蔽的行地址對在半導(dǎo)體存儲裝置中的存儲體的一部分執(zhí)行一自更新操作。
13.如權(quán)利要求12的方法，其中屏蔽至少一個行地址的步驟包括中斷周期計數(shù)器的操作以將一地址位設(shè)置為固定電平。
14.如權(quán)利要求13的方法，還包括響應(yīng)于該控制信號而增加自更新周期信號的周期的步驟。
15.如權(quán)利要求12的方法，還包括利用被屏蔽的地址選擇存儲體的一部分的步驟。
16.如權(quán)利要求12的方法，其中屏蔽至少一個行地址的步驟包括中斷相應(yīng)于該存儲體的未使用部分的行地址的激活的步驟。
17.如權(quán)利要求16的方法，其中中斷一行地址的激活的步驟是在一行地址緩沖器中執(zhí)行的。
18.如權(quán)利要求16的方法，其中中斷一行地址的激活的步驟是在一行地址預(yù)解碼器中執(zhí)行的。
19.一種在半導(dǎo)體存儲裝置中執(zhí)行PASR(部分陣列自更新)操作的電路，該電路包括第一脈沖發(fā)生器，用于在該半導(dǎo)體存儲裝置的更新操作期間產(chǎn)生一自更新周期信號，其中該自更新周期信號包括一預(yù)置的周期T；和一計數(shù)器，包括多個用于響應(yīng)于該自更新周期信號產(chǎn)生行地址數(shù)據(jù)的周期計數(shù)器，其中在該半導(dǎo)體存儲裝置的自更新操作期間該行地址數(shù)據(jù)被解碼以激活一存儲體的字線，其中在PASR操作期間，響應(yīng)于PASR控制信號該計數(shù)器中斷一周期計數(shù)器的操作以屏蔽從該計數(shù)器輸出的一地址位，并且其中第一脈沖發(fā)生器響應(yīng)于PASR控制信號以增加該自更新周期信號的預(yù)置周期T。
20.如權(quán)利要求19的電路，還包括一指令緩沖器，用于接收外部自更新指令信號并且輸出PASR控制信號。
21.如權(quán)利要求19的電路，還包括第二脈沖發(fā)生器，其中該第二脈沖發(fā)生器響應(yīng)于自更新周期信號而輸出一計數(shù)器控制信號以控制該計數(shù)器的操作。
22.如權(quán)利要求19的電路，還包括一行地址緩沖器，用于接收從該計數(shù)器輸出的行地址數(shù)據(jù)。
23.如權(quán)利要求19的電路，還包括一振蕩器，用于產(chǎn)生一振蕩信號以控制第一脈沖發(fā)生器的操作。
24.如權(quán)利要求23的電路，其中該第一脈沖發(fā)生器包括多個周期計數(shù)器，其中該振蕩信號根據(jù)該PASR控制信號通過所選擇的周期計數(shù)器組而被處理，以調(diào)整從第一脈沖發(fā)生器輸出的自更新周期信號的周期。
25.一種在半導(dǎo)體存儲裝置中執(zhí)行PASR(部分陣列自更新)操作的電路，該電路包括第一脈沖發(fā)生器，用于在該半導(dǎo)體存儲裝置的更新操作期間產(chǎn)生一自更新周期信號；一計數(shù)器，包括多個用于響應(yīng)該自更新周期信號產(chǎn)生行地址數(shù)據(jù)的周期計數(shù)器，其中在該半導(dǎo)體存儲裝置的更新操作期間該行地址數(shù)據(jù)被解碼以激活一存儲體的字線；一行地址緩沖器，用于接收從該計數(shù)器輸出的行地址數(shù)據(jù)并輸出行地址；一行預(yù)解碼器，用于解碼從行地址緩沖器輸出的行地址以產(chǎn)生自更新地址信號，在該半導(dǎo)體存儲裝置的更新操作期間該自更新地址信號被處理以激活一存儲體的字線，其中在PASR操作期間，響應(yīng)于PASR控制信號該行地址緩沖器屏蔽一個或多個行地址數(shù)據(jù)的地址位以禁止相應(yīng)于一存儲體的未使用部分的字線的激活。
26.如權(quán)利要求25的電路，其中在PASR操作期間被屏蔽的地址位是固定電平。
27.一種在半導(dǎo)體存儲裝置中執(zhí)行PASR(部分陣列自更新)操作的電路，該電路包括第一脈沖發(fā)生器，用于在該半導(dǎo)體存儲裝置的更新操作期間產(chǎn)生一自更新周期信號；一計數(shù)器，包括多個用于響應(yīng)于該自更新周期信號產(chǎn)生行地址數(shù)據(jù)的周期計數(shù)器，其中在該半導(dǎo)體存儲裝置的更新操作期間該行地址數(shù)據(jù)被解碼以激活一存儲體的字線；一行地址緩沖器，用于接收從該計數(shù)器輸出的行地址數(shù)據(jù)并輸出行地址；一行預(yù)解碼器，用于解碼從行地址緩沖器輸出的行地址以產(chǎn)生自更新地址信號，在該半導(dǎo)體存儲裝置的更新操作期間該自更新地址信號被處理以激活一存儲體的字線，其中在PASR操作期間，響應(yīng)于PASR控制信號該行預(yù)解碼器屏蔽一個或多個行地址數(shù)據(jù)的地址位以禁止相應(yīng)于一存儲體的未使用部分的字線的激活。
28.如權(quán)利要求27的電路，其中在PASR操作期間被屏蔽的地址位是固定電平。
全文摘要
用于執(zhí)行PASR(部分陣列自更新)操作的系統(tǒng)和方法,其中在半導(dǎo)體存儲裝置中的包括一單元陣列的一個或多個所選擇的存儲體的一部分(即,1/2,1/4,1/8,或1/16)上執(zhí)行用于再充電所存儲的數(shù)據(jù)的更新操作。一方面,通過(1)在自更新操作期間通過行地址緩沖器控制行地址的產(chǎn)生和(2)控制一自更新周期產(chǎn)生電路以調(diào)整其自更新周期輸出來執(zhí)行PASR操作。該自更新周期是以在PASR操作期間提供降低電流消耗的方式來調(diào)整的。另一方面,通過在自更新操作期間控制相應(yīng)于部分單元陣列的一個或多個行地址來執(zhí)行PASR操作,從而通過禁止一存儲體的未使用存儲區(qū)的激活實現(xiàn)了降低自更新電流的消耗。
文檔編號G11C11/408GK1384506SQ0210205
公開日2002年12月11日 申請日期2002年1月18日 優(yōu)先權(quán)日2001年5月7日
發(fā)明者黃炯烈, 崔鐘賢, 張賢淳 申請人:三星電子株式會社